この回路には限界電圧レベルの問題がありますか？

ここで説明した問題の研究として、マキシムのこの回路を見つけました。

これはクロックダブラーであり、入力周波数が非常に明確に定義されているので、私の場合には本当にぴったりと合うはずです。

しかし、データシートを見ると、MAX9010はTTLレベルを出力し、74VHC86はCMOSレベル（0.7 * Vcc）を受け入れていることがわかりました。一般に、5Vで動作するCMOS出力を備えた高速コンパレータは見つかりません。

この問題に特に注意する必要があります-回路が適切なクロックを生成できない場合の条件は何ですか？

一般的な回路についてフィードバックをお願いできますか？R1 = 1kおよびC1 = 15pFで21.47727 MHzを42.95454 MHzに2倍に適切に機能させる必要があるという私の評価（ただし、実際にはプロトタイピングと調整が必要です）。

PS昨日、時計を管理するための多くのデザインをレビューしましたが、私の感じでは、それらは一種の「マーケティング記事」であり、直接の応用には適していません。短所（伝播遅延、周波数範囲などから生じる）であるため、ターゲット条件のモデリングと適切なシミュレーションを行わずに、直接言われたことを実装することは非常に悪い考えです。

更新：この回路は、理想的な条件で動作するように設計された理想的な設計であると疑っていました。実生活で構築された場合、以下の領域への投資なしでは適切に機能しません。

1. 電源は最大限にクリーンでなければなりません。電源レールのノイズにより、分圧器のレベルが変動し、コンパレータの出力にスパイクが発生し、誤検知が発生します。
2. コンパレータは、スイッチング時にその正の入力で分圧器（基準電圧）からいくらかの電流をシンクする可能性があります。また、基準点がわずかに変更される場合があります。
3. このような小さな静電容量を持つRCは、周囲の他の静電容量やEMIの影響を受けやすく、調整されたデューティサイクルを変更する（せいぜい）か、x2乗算段を誤動作させます。

さらに、MAX999を使用してこの回路を構築しましたが、LTSpiceモデルに欠陥があります。これはマキシムのサポートによって確認されており、うまくいけば修正されるでしょう。

代わりにICS501を考慮して、このデザインを削除します。

しかし、データシートを見ると、MAX9010はTTLレベルを出力し、74VHC86はCMOSレベル（0.7 * Vcc）を受け入れていることがわかりました。

それは良い場所であり、私はあなたに同意します-多分あなたは彼らの危険な回路についてマキシムに知らせるべきです。それらに恥。

この問題に特に注意する必要があります-回路が適切なクロックを生成できない場合の条件は何ですか？

はい、74シリーズの電源レールを下げることなく、これら2つのチップを一緒に使用することはできません。たぶんMAX999を試してみてください-伝搬時間（4.5 ns）はわずかに高速ですが、重要なことに、出力のレールにヒットするため、74チップを駆動します。

必要な遅延はわずか25nSです。遅延を提供するために、74HC86パッケージの他の2つまたは3つすべてのゲートを使用するように回路を簡素化することを検討します。公称Tpdは5vで11nSで15pFです。追加の容量性負荷がなければ、遅延は少し少なくなります。それらの遅延はレール電圧の影響を強く受けるため、レールが適切に調整されている場合にのみこの方法を使用してください。