回答:
必要なのは、PLL、フェーズロックループです。これは、制御できる1つの発振器を基準発振器と比較することで機能します。トリックは、デジタルカウンターを使用して発振器の周波数を分割するのは簡単であるため、ここで行うことは、14.3 MHz発振器を143で、10.0 MHz基準を100で除算し、この比較の出力を使用して14.3ソースが安定した10 MHz基準と正確な関係で動作していることを確認してください。
これらすべてを1つのパッケージで実行できる回路は多数あり、基準発振器も含まれる場合があります。安定した発振器から周波数を合成することは非常に一般的であるため、これらは珍しいことではありません。
乗算と除算の順序を変更して、100〜周波数を回避することができ。かなり方形波が必要な場合、最後のステップは除算になるはずです。
---して、長い回答のセクションを区切る水平線を作成できます。
10 MHzのソースから14.31818181818 MHzが必要な場合は、困難です。14.31818 MHzはアメリカのTVカラーバースト周波数で、正確な値は315/22 MHzです。10 MHzを2で割り、9を掛け、7で掛けると、315 MHzになります。次に、22で除算して、必要な周波数を取得します。そのためには、複数のPLLが必要になる場合があります。別の方法は、10 MHzを4で割り、9と7を掛け、最後に11で割ります。
もちろん、理論的には63で乗算してから44で除算することも可能です。ただし、これには630 MHzの非常に高速なPLL発振器と高速な周波数分周器が必要です。最初に22で除算し、次に63で乗算し、最後に2で除算することをお勧めします。ただし、位相ジッターが低い場合は、9と7で乗算する方が良い場合があります。
その要件があり、どのようなチップを使用していますか。許容できるジッタは何ですか。大量のジッターに耐えられる場合、1つのアプローチは、立ち上がりエッジと立ち下がりエッジの両方をパルスに変換し（実質的に10MHzから20Mhzを2倍にする）、88個ごとに25個のパルスを破棄するデバイスを使用するか、または25MHz以上のクロックで、CPLDまたはFPGAを駆動します。CPLDまたはFPGAは同様に動作しますが、10MHz基準を使用して、スキップする必要があるパルスの数を調整します。どちらのアプローチにもかなりのジッターがありますが、許容できる14.3818Mhzクロックで何が行われているかによって異なります。これをNTSCクロマ生成に使用する場合、周波数を選択して、代替フレームのジッターがほぼ交互になるようにすると、ジッターの影響を最小限に抑えることができます。
他の回答に示すように、10mHzの発振器から14.3mHzを「導出」することは可能ですが、そうする必要はありません。シンプルなソリューションは、することです追加 14.3mHzの水晶発振器を。このソリューションのサイズ、ボリューム、およびコストは、他のソリューションと同等です。