タグ付けされた質問 「clock」

特定の周波数でハイとローになるデジタル信号。

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マイクロコントローラを任意の低いクロック周波数で実行できますか?
たとえば、ATTiny13Aのデータシートには、最小周波数0 MHzが記載されています。これは、クロックを悪影響なしで任意の低周波数で実行できることを意味しますか?私はそれが低いクロック速度でより低い電流を引き込むと仮定していますか?0 MHzはクロックを完全に停止できることを意味しますか?また、電力が供給されている限り、その状態を無期限に記憶しますか?

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セルビア、コソボの電力網の列は、ヨーロッパの時計を遅らせます。どうして?
この記事(および同じトピックに関する今日より多くの出版物)によると、コソボの電力純生産バランスはここ数週間減少しています。 これにより、欧州ネットワークの周波数にわずかな偏差が生じました(50Hzから49.996Hz)。次に、この周波数偏差により、一部の電気時計(オーブンの時計など)が同期しなくなりました(1月から最大6分)。 電力生産の減少は、長期的にグリッド上の周波数の低下にどのようにつながることができますか?周波数は、一日の終わりに発電所によって制御されるパラメーターではありませんか? 一部の国からの電力損失が周波数偏差を引き起こす場合、出力電圧の低下など、他の影響も観察すべきではありませんか?これは、ここヨーロッパでも数週間にわたって電圧が低下しているということですか? 一部の電気機器は、水晶技術ではなく、ネットワーク周波数を直接使用してクロックを同期するのはなぜですか?これは、同じオーブンが異なる電気ネットワーク周波数を持つ国のために2つの異なるファームウェアを必要とすることを意味しますが、クリスタル(とにかくすべての組み込み回路を実行するために必要とされる)で、同じデバイスはどこでも変更なしで実行されます。

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GPS衛星はどのように時計を更新しますか
GPS衛星はどのようにオンボードの時計を正確に保ちますか?私は彼らが基地局からアップデートを取得する必要があると思います。しかし、更新後にすべての衛星が同期すること、つまり位相シフトがないことをどのように確認しますか。 地球上にベースステーションがあり、更新するすべての衛星が見通し内にあると仮定します。更新コマンドを送信します。ただし、各衛星は基地局からの距離が異なります。コマンドを受信して​​から内部クロックを更新するまでの遅延もあります。一部のサテライトには、より高速な新しいハードウェアが搭載されている場合があります。 サテライトを個別に更新する場合、送信するコマンドのタイミングが非常に正確であることを確認する必要があります。これを正しく行うのは難しいことのようです。実際に使用されているより良い方法はありますか? 私が興味を持っているのは、場所Aに時計があるということだと思います。Aから遠く離れた場所Bの時計とどのように同期させるのですか?メッセージのフライト遅延、Bの処理遅延などがあります。

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2つのマイクロコントローラーをマイクロ秒の精度で同期する方法は?
伝播する波の速度を測定できるように、2つのマイクロコントローラーを同期する必要があります。時間遅延の測定にはマイクロ秒の精度が必要です(エラーはマイクロ秒の1/2未満)。 12MHzの水晶を使用する2つのマイクロコントローラー(ATmega328)があります。 どちらもBluetoothトランシーバーを搭載しています。Bluetoothトランシーバーは、〜15ミリ秒のジッターでパケットを送受信します。 Bluetoothトランシーバーなどの創造的な方法を使用して、マイクロコントローラーを同期したいと考えています。 それらを一緒にタッチして同期を試みましたが、約10分間同期したままにしておく必要があり、クロックのドリフトが速すぎました。おそらく、クロックドリフトを正確に予測できれば、この方法は機能します。 この同期を達成するにはどうすればよいですか?



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コンピューターで時計が使用されるのはなぜですか?
私が知っているように、クロックはすべてのロジック操作を制御しますが、コンポーネントに応じてクロックがローからハイまたはハイからローに変化するのをゲートが待つ必要があるため、コンピューターの速度も制限します。クロックが組み込まれていない場合、コマンドが与えられるたびにゲートはできるだけ速く変化するので、なぜコンピューターの速度が向上しないのか、なぜクロックが使用されるのか?
22 clock 


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エッジトリガーがレベルトリガーよりも優先される理由
エッジトリガーがレベルトリガーよりも優先される理由を理解しようとしています。私の本では明確に説明されていません。オンラインで検索した後、エッジトリガーはグリッチの影響を受けず、レベルトリガーは敏感であることがわかりました。どういう意味ですか? また、次のことも理解できません。「クロックがレベルセンシティブである場合、新しいはロジックネットワークを急いで出力を変更できます。これを回避するには、出力をキャプチャして一定に保つために短いパルスが必要です。このような短いパルスを作成するのは簡単ではないため、エッジトリガーを使用します。単一の立ち上がりエッジの期間内に新しい出力が入力に戻るのに十分な時間がないため、フィードバックの問題は解決されます。QnQnQ_n 出力がレベルトリガーに突入しない理由と、出力を保持するために短いパルスが必要な理由を理解できませんでした。 第二に、フィードバックの問題は、レベルトリガー期間がエッジトリガーに比べて長いため、前者の場合、出力は再び入力にフィードバックされ、クロックがアクティブである限りこれを続けます。フィードバックの問題は何ですか? しかし、エッジトリガーでどのように解決されますか?立ち下がりまたは立ち上がりの時間が非常に短い場合、出力はどのようにしてすべてのゲートを伝搬できますか?エッジトリガーが適用されると、出力はすべてのゲートを介して伝搬され、次の入力は次のクロックエッジでのみ考慮されるようですか?
18 clock  level  trigger 

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ATMega328と内部発振器を使用していますか?
ATMega328Pに最適なプロジェクトがあると思います。しかし、私が見たすべての単純なプロジェクトでは、人々は常に16MHzの外部発振器を接続しています。私が見ることができるものから、それは8MHzの内部発振器を持っているはずです。私のプロジェクトは、多くの処理能力を必要とせず、タイミングも非常に正確である必要はありません(UARTおよびI2Cを除く)。プログラマーもいるので、ブートローダーについて心配する必要はありません。 外部発振器を使用する理由はありますか?
17 avr  atmega  oscillator  clock 

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クロック速度を上げる代わりにDDRを使用する理由
クロックスピードを2倍にし、立ち上がりエッジまたは立ち下がりエッジのいずれかで読み取り/書き込みを行う代わりに、クロックの立ち上がりエッジと立ち下がりエッジごとにDDRラムと読み取り/書き込みを使用するのはなぜですか? それぞれに賛否両論はありますか?
16 clock  ram  ddr 

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8085マイクロプロセッサで、クロック周波数が2で割られるのはなぜですか?
生成されたクロック周波数は6.144 MHzですが、内部的には(8085プロセッサ)3.072 MHzしか使用されないのはなぜですか。また、クロックで6.144という特定の値につながるもの。 yahooで答えを見つけました... http://answers.yahoo.com/question/index?qid=20080810090119AAurr2i しかし、私はまだそれをうまく得られなかったことを認めなければなりません。これについていくつかの行を投げることができますか?

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CPUはクロック周波数をどのように動的に変更できますか?
私のIntel CPUは使用量に応じてクロック速度を変更しますが、どのクロック速度で実行するかをどのように決定しますか?クロック速度は、アルゴリズムを使用してOSソフトウェアによって決定されますか、それともハードウェアベースですか?割り込みの数に依存していますか?キャッシュターンオーバー?CPU自体が独自のクロックを設定していますか?または、別のコントローラーで設定しますか?それともソフトウェア?



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