回答:
SDRでは、ビットごとに2つのクロックエッジがありますが、データラインには最大で1つのエッジしかありません。
高周波通信では、アナログ帯域幅により、特定のワイヤでエッジをどれだけ近づけることができるかが制限されます。クロック信号がその制限に達すると、データワイヤの帯域幅の半分が無駄になります。
そのため、すべてのワイヤが同じビットレートで帯域幅制限に達するように、DDRが発明されました。
本当の問題は帯域幅です。データラインが生成できる最高の周波数（スルーレートはカウントしない）は、データレートの半分で発生する101010データパターンを送信するときです。シングルデータレート（SDR）伝送では、クロックは各データビットに対して1つの完全なサイクルを生成するため、最悪の場合にデータラインに表示される周波数の2倍の周波数で動作します。ダブルデータレートは、データビットごとに1つのエッジでクロックを半分のデータレートで実行するため、最悪の場合のデータパターンはクロックと同じ周波数を生成します。
一般に、インターフェイスの速度は、チップパッケージ、ピン、ボード、コネクタなどで利用可能な帯域幅によって制限されます。クロックがデータの2倍の帯域幅を必要とする場合、クロック信号の高周波が全体の帯域幅を制限しますリンクの。DDRでは、必要な帯域幅がクロックとデータで同じであるため、リンクが利用可能な帯域幅をより効率的に利用できます。
DDRを使用することの欠点は、設計がより困難になることです。受信側でデータビットをキャプチャするために使用されるフリップフロップは、1つのクロックエッジ（立ち下がりエッジまたは立ち上がりエッジ）で動作します。データは、確実にラッチインするために、エッジの前のセットアップ時間とエッジの後のホールド時間の間、入力で安定している必要があります。SDRでは、タイミング要件を満たすためにクロックをどこかで単純に反転できます。ただし、DDRでは90度の位相シフトが必要です。これは生成が難しく、PLLまたは遅延ラインが必要です。
要約すると、
SDR
DDR