電気工学

電子工学および電気工学の専門家、学生、および愛好家のためのQ&A

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PCBの奇妙なはんだスポット
私はいくつかの古いCDドライブを取り壊していましたが、PCBを調べていると、2つのとがったはんだスポットが見つかりました。チップの両側の最初のピンに接続されていて、EEPROMだと思いました。 これらに接続する痕跡はないようです。 それらは何に使用されますか? ここに写真があります: 同じ方向の他の奇妙な形状のパッド:

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マイクロコントローラを誘導性負荷から保護する
私は、Arduinoからのさまざまな負荷(リレー、ソレノイド、モーター)を制御するプロジェクトに取り組んでいます。マイクロコントローラーやその他のコンポーネントに十分な保護機能が組み込まれていることを確認したいと思います。トランジスタを使用し、デカップリングコンデンサ、フライバックダイオード、ツェナーダイオードを追加するさまざまなソリューションを見てきました。これらのオプションの1つまたは組み合わせをどのように選択するのでしょうか。

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8ビットおよび16ビットマイクロコントローラーの場所はどこですか?なぜ32ビットが引き継がれていないのですか?
32ビットマイクロコントローラーを選択するためのコストとパフォーマンスのトレードオフの点で、実際のカットオフポイントは何ですか? 言い換えると、ARMアーキテクチャの台頭と支配により、なぜ8ビットおよび16ビットのマイクロコントローラをまだ使用しているのですか?彼らはまだずっと安いですか? 非常にローエンドのデバイスは、大きくて複雑なアーキテクチャによって提供されるリソースを必要としないことを理解しています。ただし、コストが同じ範囲に収束しているように見える場合に、それらを引き続き使用する本当の動機は何ですか?


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Altium Designerでのバスのマージ/連結
Altium Designer 14.3で、2つの16ビットバスを32ビットバスにマージしようとしています。入力バスの1つが出力バスの下位16ビットになり、もう1つが出力バスの上位16ビットになります。以下は、私が試みた方法の画像です。 ドキュメントをコンパイルしようとすると、次のエラーが表示されますDuplicate Net Names Bus Slice \Y[31..0]。Altiumが\Yネットを再定義しようとしていると思っているのはわかりますが、2つのバスをマージして、別々の2つのバスのすべてのピンを切り離して、それらをマージする以外に良い方法はありません。これがFPGA HDL回路図である場合の設計方法です。 どうすればよいですか?

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非常に断続的なパワーMOSFETの故障
私は非常にむらのあるモーターの故障に取り組んでいます(私はデザイナーではありません)。パワーMOSFETによってスイッチングされる巻線アーマチュアがあります。これらは、FETトーテムポール型FETドライバーによって駆動されます。したがって、ドライバがオフの場合、パワーFETのゲートはフローティングです。ええ、私は知っています。悪いデザインの選択。私は混乱を片付けています。 モーターの固定子側には、マイクロ出力によって制御されるトライアックと駆動回路があります。モーターを接続すると、マイクロポートは起動が完了するまでトライステートになるため、ドライブラインはフローティングになります。このポートラインはANDゲートに接続されてフロートしているので、ゲートとトライアックを起動するのに十分な振幅のACが約5サイクルあります。これにより、ラインの約3〜5の半サイクルがステータに配置され、最大100Aのピークがソースインピーダンスに依存します。うん。別の設計エラー-プルダウンされているはずです。 問題-これは頻繁には発生せず、パワーMOSFETの故障も発生しません。何百ものモーターのうち、パワーFETがドレインとゲートをソース間で短絡させると、3つの故障が発生しました。質問-設計が不十分なパワーMOSFET回路を考えると、この一連の電流スパイク(電機子に電圧を誘導し、巻数比が1:1)が疑わしいかどうかを判断しようとしています。MOSFETは電機子巻線の真向かいにあります。モーターが故障しても、運転中には故障しません。差し込むとすぐに失敗するようです。私の証拠はすべて状況によって異なります。これまでのところ、失敗を強制することはできません。しかし、プラグインでの大規模なスパイク、失敗の希少性、それを複製することの難しさはこれを指摘しているようです。私が間違った道を進んでいる場合、私はその理由を知り、知る必要があります。これはFETを損傷する可能性があるようですが、私は 現時点では、PLCを使用して複数のモーターを監視し、監視しています。計画は、失敗するまで循環し、設計修正を適用して、再度実行することです。天才のフラッシュを取得しない限り。
9 mosfet  motor 


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BGAコンポーネントのはんだ付けDIY
私が正しく理解していれば、現在のBGAコンポーネントにはパッケージの下にはんだボールが含まれています。ボードに追加するために追加のはんだペーストが必要ですか、それともコンポーネントの接点のはんだの量で十分ですか?
9 soldering  reflow  diy  bga 

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ワイヤー中の電子の流れ
電気は「電子の流れ」です。私の子供はこれがそうであるかと私に尋ねました、そして問題がある場所から他の場所に移動しているので、結局銅線は消える/消える/終わるはずです。私は電気技師ではありません。彼に何を伝えればよいですか?

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ACインバーターHブリッジがこの方法で駆動されることはありますか?
現在、小さなボックスチャレンジと呼ばれるGoogleの競争が進行中です。それは非常に効率的なACインバーターを設計することです。基本的に、インバータには数百ボルトのDC電圧が供給され、最も効率的な方法で2kW(または2kVA)の出力を生成する能力によって、優勝設計が選択されます。満たすべき基準は他にもいくつかありますが、それは基本的な課題であり、主催者は95%を超える効率が不可欠であると述べています。 それは難しい注文であり、私はそれを単なるエクササイズとして考えさせられました。私はたくさんのインバーターHブリッジ設計を見てきましたが、それらはすべて4つのすべてのMOSFETにPWMを駆動し、常に4つのトランジスターがスイッチング損失の原因となっていることを意味します:- 上の図は、私が通常インバーターの設計について読んだものですが、下の図は、スイッチング損失を事実上2に削減する手段として私を驚かせました。 今まで見たことがなかったので、他に誰かがいたらここで尋ねようと思いました-認識できない「問題」があるかもしれません。とにかく、なぜ私がこれを投稿しているのか不思議に思ったら、コンテストに参加しないことにしました。 編集-それがどのように機能すべきかを説明するために-Q1とQ2(PWMを使用)は、(フィルタリング後に)0Vと+ Vの間で変化する「平滑化」電圧を生成できます。電源AC波形の最初の半サイクルを生成するために、Q4がオン(Q3オフ)になり、Q1 / Q2がPWMスイッチング波形を生成して、0度から180度までの正弦波を作成します。後半のサイクルでは、Q3がオン(Q4オフ)になります。 Q1 / Q2は、適切なPWMタイミングを使用して反転正弦波電圧を生成します。 質問: このタイプの設計では気付かない問題はありますか-EMCエミッションまたは「それはばかには動作しません!」

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サンプル周波数でクロック供給されるFPGAでIIRフィルターを作成することは可能ですか?
この質問は、非常に具体的な基準を使用して、DSPスライスを備えたFPGAにIIRフィルターを実装することに関するものです。 次の式を使用して、順方向タップがなく、逆方向タップが1つだけのフィルターを作成するとします。 y[n]=y[n−1]⋅b1+x[n]y[n]=y[n−1]⋅b1+x[n]y[n] = y[n-1] \cdot b1 + x[n] (画像を参照) 例としてザイリンクスのDSP48A1スライスを取り上げます。ほとんどのハードIP DSPスライスは似ています。 クロックごとに1つのサンプルでアナログデータを受信するとします。サンプルクロックで同期的に実行されるIIRフィルターを設計したいと思います。 問題は、DSPスライスを最大レートで実行するために、同じサイクルで乗算と加算ができないことです。これらのコンポーネント間にはパイプラインレジスタが必要です。 したがって、クロックごとに1つの新しいサンプルがある場合、クロックごとに1つの出力を生成する必要があります。ただし、このデザインで新しいクロックを生成する前に、以前の出力2クロックが必要です。 明白な解決策は、データをダブルクロックレートで処理するか、パイプラインレジスタを無効にして、同じサイクルで乗算と加算ができるようにすることです。 残念ながら、完全にパイプライン化されたDSPスライスの最大クロックレートでサンプリングしている場合、これらのソリューションはどちらも不可能です。これを構築する他の方法はありますか? (任意の数のDSPスライスを使用して、サンプルレートの半分で動作するIIRフィルターを設計できる場合のボーナスポイント) 目標は、ザイリンクスArtix FPGAで1 GSPS ADCの補償フィルターを実行することです。DSPスライスは、完全にパイプライン化されている場合、500 MHzをわずかに超えて実行できます。クロックあたり1サンプルのソリューションがある場合は、クロックあたり2サンプルのソリューションをスケーリングしてみます。これは、FIRフィルターを使用すると非常に簡単です。
9 fpga  filter  dsp  iir 


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回路図とPCBデザイン
回路図とPCBデザインという用語は、区別なく使用されるだけでなく、同じ意味で使用されていると聞きました。これらは同じものですか、それとも異なる設計図のセットを表していますか?後者の場合、それらの違いは何ですか?彼らはどのような種類の情報を伝えますか? たとえば、次のArduinoの例を見てみましょう。回路図とボードの別々の図を示しています。

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この回路基板の金色の部分は何ですか?それは何のためですか?
以下のPCBはワイヤレスアクセスポイントに属しています。 赤い丸で示されている回路の金色のような部分は誰か説明できますか?どんな素材ですか?それの機能/用途は何ですか? 左の2つの円はPCBの反対側で同じレイアウトになっていて、上には何も配置されていません。右の円は、ワイヤレスチップセットの真下にあります。 PS PCBで使用されている適切な名前やテクニックがわからないため、良いタイトルを思い付くことができませんでした。自由に編集してください。

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ATtiny85の消費電力は2倍になると予想
ATTiny85をバッテリーで動かそうとしています。16.384 MHzクリスタルからクロックを供給し、8分周ヒューズセットを備えています。Vccは3.3ボルトです。データシートの図22-7は、アイドル時(set_sleep_mode(SLEEP_MODE_IDLE); sleep_mode();)に約300 µAを消費することを示しています。実際には、それは850 µAのように見えます。消費電力が2倍になることが予想される理由がわかりません。25 msごとに中断するように設定したtimer0を除いて、PRRのすべてをオフにしました。したがって、ほとんどの時間をアイドル状態で費やす必要があります。これは、タイマーでカウントしたい場合に実行できる最善の方法です。 ヒューズは0x7f、0xdf、0xffです。 このテストで実行されるコードは次のとおりです。 #include <Arduino.h> #include <EEPROM.h> #include <avr/sleep.h> #include <avr/power.h> #define P0 0 #define P1 1 #define P_UNUSED 2 ISR(TIMER0_COMPA_vect) { // do nothing - just wake up } void setup() { power_adc_disable(); power_usi_disable(); power_timer1_disable(); //PRR = _BV(PRADC) | _BV(PRTIM1) | _BV(PRUSI); // everything …

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