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Spartan-3ボードでDSPを使い始めようとしています。私は古いマザーボードのチップを使用してAC97ボードを作成しましたが、これまでのところ、ADCを実行し、サンプルを1未満の数（ボリュームの減少）に乗算してからDACを実行しています。 次に、ローパスフィルター、ハイパスなどの基本的なDSP処理を実行したいと思います。しかし、数値表現について本当に混乱しています（整数？固定小数点？Q0.15？オーバーフローまたは飽和？）。 私が始めるには、実際の単純なフィルターのコード例が欲しいだけです。高効率、高速、またはそのようなものはありません。VHDLに実装された理論上のフィルターだけです。 私は探していましたが、理論式を見つけただけです-わかりません。理解できないのは、ADCから取得した署名付きの16ビット、48KHzオーディオサンプルを処理する方法です。私はこれらのライブラリを使用しています：http : //www.vhdl.org/fphdl/。サンプルに0.5、0.25などを掛けると、違いを聞くことができます。しかし、より大きなフィルターは私にただノイズを与えます。 ありがとう。

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IIRの「無限」が実際に何を意味するのか理解できません。理論的には、インパルス応答がフィードバックに使用されます。このフィードバックが、出力の生成方法を終了しない場合

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データ取得回路用のシンプルなローパスフィルターを実装する必要があります（抵抗性センサーとしてストレッチ導電性ファブリックを使用）。さまざまな情報源から、これを行う最善の方法はフィルター設計ソフトウェアを使用することであると推奨されています。 気に入ったフィルター設計ツール（電卓）がまだ見つかりません。私が見つけたオンラインのものは、バギー/不愉快なものでした。最良のソリューションは、Mac OS Xで動作する優れたGUIを備えたソリューションです。あるいは、Unix / Linuxソリューションで動作することもできます。Windowsは私にとっては立ち入り禁止です。 私はこのリストを見つけました：http : //www.circuitsage.com/filter.html 編集：私は現在、このアクティブなフィルター（低周波数でより安定しているため、センサーにより適しています）にこのWebベースのフィルターを使用しています。

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この質問は、非常に具体的な基準を使用して、DSPスライスを備えたFPGAにIIRフィルターを実装することに関するものです。 次の式を使用して、順方向タップがなく、逆方向タップが1つだけのフィルターを作成するとします。 y[n]=y[n−1]⋅b1+x[n]y[n]=y[n−1]⋅b1+x[n]y[n] = y[n-1] \cdot b1 + x[n] （画像を参照） 例としてザイリンクスのDSP48A1スライスを取り上げます。ほとんどのハードIP DSPスライスは似ています。 クロックごとに1つのサンプルでアナログデータを受信するとします。サンプルクロックで同期的に実行されるIIRフィルターを設計したいと思います。 問題は、DSPスライスを最大レートで実行するために、同じサイクルで乗算と加算ができないことです。これらのコンポーネント間にはパイプラインレジスタが必要です。 したがって、クロックごとに1つの新しいサンプルがある場合、クロックごとに1つの出力を生成する必要があります。ただし、このデザインで新しいクロックを生成する前に、以前の出力2クロックが必要です。 明白な解決策は、データをダブルクロックレートで処理するか、パイプラインレジスタを無効にして、同じサイクルで乗算と加算ができるようにすることです。 残念ながら、完全にパイプライン化されたDSPスライスの最大クロックレートでサンプリングしている場合、これらのソリューションはどちらも不可能です。これを構築する他の方法はありますか？ （任意の数のDSPスライスを使用して、サンプルレートの半分で動作するIIRフィルターを設計できる場合のボーナスポイント） 目標は、ザイリンクスArtix FPGAで1 GSPS ADCの補償フィルターを実行することです。DSPスライスは、完全にパイプライン化されている場合、500 MHzをわずかに超えて実行できます。クロックあたり1サンプルのソリューションがある場合は、クロックあたり2サンプルのソリューションをスケーリングしてみます。これは、FIRフィルターを使用すると非常に簡単です。

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