PCBルーティング：EMIおよびシグナルインテグリティ、現在の質問を返す
EMI / SIのレッスンを取り入れた場合、リターンループを可能な限り最小限に抑えることが重要です。その1つの簡単なステートメントから、多くのEMI / SIガイドラインを作成できます。 しかし、Hyperlynxやあらゆる種類の完全なRFシミュレーションツールを見たことがない、または見たこともない...具体的に何に集中する必要があるか想像するのは少し難しい。私の知識も完全に本/インターネットに基づいています...正式ではなく、専門家とのあまりにも多くの議論に基づいているため、奇妙な概念やギャップがあります。 私が想像するように、私はリターン信号に2つの主要なコンポーネントがあります。1つ目は、低周波（DCっぽい）リターン信号で、一般に予想どおりに続きます...電力ネットワーク/プレーンを通る最小抵抗経路に沿っています。 2番目のコンポーネントは、グランドプレーン上の信号トレースを追おうとする高周波リターン信号です。レイヤーを4層ボード（信号、グランド、電源、信号）の最上層から最下層に切り替えると、HFリターン信号は、迂回してグランドプレーンからパワープレーンにジャンプしようとします。最も近い利用可能なパス（最も近いデカップリングキャップ、できれば... HFへの短いかもしれません）を介して。 これらの2つのコンポーネントをインダクタンスの観点から考えると、それはまったく同じことだと思います（HFではインダクタンスが低いことが意味するので、DC抵抗がほとんどすべてです）。しかし、それらを想像するのは簡単です対処する2つの異なるモードとして個別に。 これまでのところ大丈夫な場合、2つの隣接するプレーンを持つ内部信号層でどのように機能しますか？ 6層のボード（信号、接地、電源、信号、接地、信号）があります。すべての信号層には、完全に途切れていない隣接するグランドプレーンがあります（明らかにビア/ホールを除く）。中央の信号層には、隣接する電源プレーンもあります。電源プレーンはいくつかの領域に分割されます。私はそれを最小限に抑えようとしましたが、たとえば私の5Vスプリットは、ボードの外側の周りに大きな太い「C」の形を取ります。残りのほとんどは3.3Vで、ほとんどの大きなBGAの下には1.8Vの領域があり、その中央付近には非常に小さな1.2Vの領域があります。 （1）信号にグランドプレーンを通る良好なリターンパスがあることを確認することに焦点を合わせても、分割された電源プレーンは問題を引き起こしますか？（2）低周波数のリターンパスが「C」字型の5Vプレーンスプリットを大きく迂回すると、問題が発生しますか？（私は一般的にノーだと思うだろう...？） ほぼ等しいインダクタンスの2つの切れ目のないプレーンが両方にリターン電流を流す可能性があることを想像できます...しかし、私の予想では、電源プレーンに必要な大きな迂回はリターン信号自体をグランドプレーンに大きくバイアスします。 （3）また、中間層と最下層は同じグランドプレーンを共有しています。それはどれほど大きな問題ですか？同じグランドリターンを共有する互いに直接接続するトレースは、同じレイヤー上の単純な隣接トレースカップリングよりも互いに干渉し合うと直感的に推測します。それが起こらないことを確認するために、そこで一生懸命働く必要がありますか？ 「一般的にはそうですが、シミュレートせずにはわかりません」というコメントがあるかもしれないと思います...私が一般的に話していると仮定しましょう。 編集：ああ、私は何かを考えた。電源プレーンスプリットを横断すると、ストリップラインのトレースインピーダンスがねじ込まれますか？2つのプレーンがあることに一部基づいて、理想的なトレースインピーダンスがどのように低くなるかを見ることができます... 1つが破損した場合、それが問題になる可能性があります...？ 編集編集：さて、信号層間で平面を共有することに関する私の質問に部分的に答えました。表皮効果の深さは、おそらく、信号を飛行機のそれぞれの側に制限します。（1/2 Oz銅= 0.7ミル、50MHzでの表皮の深さは0.4ミル、200 MHzでの0.2ミルです。したがって、65MHzを超えるものはプレーンの側面に貼り付ける必要があります。そのコンポーネントはまだ問題になる可能性があります）