タグ付けされた質問 「simulation」

オペアンプを使ったリラクゼーションオシレーターを設計しました。50Hzで発振するはずですが、発振しません。物理回路を作成していないので、CircuitLabでシミュレートしようとしています。 回路図の回路要素の値を使用して発振周波数を計算しました。 f=（Tc+Td）− 1= 50.17 Hz。f=（Tc+Td）−1=50.17Hz。 f = \left( T_c + T_d \right)^{-1} = 50.17Hz. どこ、 TcTcT_c そして TdTdT_d それぞれコンデンサの充電時間と放電時間です。 Tc= R Cln⎛⎝⎜⎜⎜（+ 12 V）−R2R1+R2（− 12 V）（+ 12 V）−R2R1+R2（+ 12 V）⎞⎠⎟⎟⎟= 9.97 m s 、Td= R Cln⎛⎝⎜⎜⎜R2R1+R2（+ 12 V）− （− 12 V）R2R1+R2（− 12 V）− （− 12 V）⎞⎠⎟⎟⎟= 9.97 m s …

8 operational-amplifier  oscillator  simulation 

私はフォーラムで高圧電源3V〜500V DCコンバーターに関するスレッドを見つけ、誰かがガイガー管用の techlib HVジェネレーターからの回路を提案しました： しかし、シミュレートしようとしても機能しませんでした。出力は入力としてほぼ9Vです。私が描いた回路図で、提案された回路との唯一の違いは、2N4403トランジスタの同等物と異なるダイオードを使用したことです。巻線接続の1つを逆にしてみましたが、何も変わりませんでした。誰かがこの回路がどのように機能し、出力がダイオードの選択によってどのように影響を受けるかを説明できますか？多分それは私がシミュレーションで何がうまくいっていないかを理解するのにも役立つでしょう。 助言がありますか？

8 simulation  high-voltage  zener 

私はTRS-80マイクロコンピューター（70年代のヴィンテージ）のカセットから入力を取得する作業をしています。これは私が取り組んだものです。これは、パスバンドゲインが1のSallen-Keyトポロジーで2kHzのロールオフ周波数を持つ2次のハイパスアクティブフィルターです。これを、適切なしきい値電圧を持つ555タイマーへの入力として使用しました。 誰かがデザインに役立つ可能性のある提案、ヒント、落とし穴、トリック、見逃したこと、メモなどがあるかどうか疑問に思っています。 シミュレーションの目的で、出力は1Mの抵抗にダンプされています。この電圧を読み取るものは、555タイマーの出力に負荷をかけないように十分に高い入力インピーダンスを持っていると想定しています。 妥当な値を選択しようとしました。LTSpiceの回路図と波形をアップロードできます。 皆さんありがとう！ [編集] R67は、私が作業していた元のTRS80回路図からのキャリーオーバーです。これは、DCオフセットの場合にパスを提供することです。;） [編集2]更新された代替回路図-2番目のオペアンプの開ループを使用し、フィルターステージの設計を変更してゲインを提供しました。2番目のオペアンプの内部容量性負荷が十分に低い場合に機能します（コンパレーターが対処する必要のないもの）。1つのチップでそれを実現しようとしているので、コンパレータではなくオペアンプを使用しています。 コメントは大歓迎です！ありがとう！ [編集3] Ambertec、PE、PCのコンサルタントであるJohn Dunnからいくつかの優れたヒントを受け取りました。U1とU2が同じチップ上にあり、U2がコンパレータとして使用されている場合、いくつかの問題が発生する可能性があります。 Johnの言葉を引用して、「特定のデバイスのプロパティによっては、オペアンプの高出力電圧と低出力電圧の飽和レベルがレール電圧に近くない場合があります。また、一方から他方への遷移には、発振のバーストが含まれる場合があります。真のコンパレータではこれらの問題があります。 もう1つの問題は、一部のデュアルおよびクワッドオペアンプでは、セット内の1つのデバイスがレールされている場合、線形サービスのオペアンプ仕様が満たされない場合があることです。オペアンプの3番がコンパレータとして使用されており、レール出力の上限または下限にある場合、オペアンプの1番を破損する可能性のあるオペアンプセクション間に未定義のクロス接続が存在する可能性があります。」 JohnはLinkedinでAnalog Developmentsグループを運営している優れた人物で、すばらしい洞察を提供してくれました。:)

8 analog  simulation  555 

一見すると、以下のVHDLソースコードがシフトレジスタとして動作することが予想されます。そのqでは、時間が経つと "UUUU0", "UUU00", "UU000", "U0000", "00000", .... ただし、常にU5（以上）の連続したクロックサイクルの後です。 どうしてこれなの？ このコードは、実際にははるかに複雑なシミュレーションを大幅に簡略化したものです。しかし、それは私が見る症状を示しています。 ModelSimとActiveHDLの両方でのシミュレーション中に、この興味深い予想外の結果が示されます。他のシミュレーターを試したことがなく、（原因の説明として）他のシミュレーターが同じように動作するかどうかを知りたいと思っています。 この質問に適切に回答するには、次のことを理解する必要があります。 これはシフトレジスタを実装する最良の方法ではないことを知っています RTL合成の場合、これにはリセットが必要です。 std_logicの配列はstd_logic_vectorです。 集計演算子を知ってい&ます。 私が見つけたもの： 割り当てtemp(0)<='0';がプロセス内で移動された場合、機能します。 ループがラップされていない場合（コメント付きのコードを参照）、ループは機能します。 これは、予想外のシミュレーション結果を純粋に表示するように構成された（パイプラインCPUの）より複雑な設計の非常に簡略化されたバージョンであることを繰り返します。実際の信号タイプは単なる簡略化です。このため、フォームのコードをそのまま使用して回答を検討する必要があります。 私の推測では、VHDLシミュレーションエンジンのオプティマイザーは誤って（または仕様に従って）ループ内の信号を変更しないため、ループ内で式を実行する必要がありませんが、ループにラップされていないループを配置することでこれを反証することができます。 したがって、この質問への答えは、コード例が何かを行う最善の方法であるかどうかではなく、VHDLシミュレーションの標準ではないVHDL構文の標準と、VHDLシミュレーションエンジンが最適化をどのように行うかであると思います。 そして今私がシミュレートしているコードに： library ieee; use ieee.std_logic_1164.all; entity test_simple is port ( clk : in std_logic; q : out std_logic ); end entity; architecture example of test_simple is type t_temp …

8 vhdl  simulation  modelsim  activehdl 

電子工学を学ぶための良いマイクロコントローラーを探しています。 編集 Linuxで開発したいのですが、Linux対応の優れたシミュレータがあればいいのですが。 C言語を使いたい。

8 microcontroller  linux  simulation 

長いワイヤー（0〜10km）を介してセンサーデバイスとの通信をシミュレートできる必要があります。これは非常に低速の通信用です（ただし、最大10khz、通常は1〜2khz）。これはFSKですが...ある時点で、低ボーのRS232のような信号も処理する必要があるかもしれません。 主に、電圧降下と信号の歪みを探しています。遅延はそれほど重要ではありません。 それについてどう思いますか？ 編集： ケーブルが確かに（かなり標準的ではない）タイプの同軸ケーブルであることを確認できました。単位長さあたりの抵抗と静電容量、断面形状、そして絶縁抵抗は問題にならないほど高いことがわかりました。リターンラインが個別の実行であるかどうかは、当初は明確ではありませんでした。 これは、複数のターゲットデバイスのテストセットアップです。ほとんどは、10kHz未満のさまざまな周波数選択のFSKであり、一部はASKです（バンドパス/フィルタリング後に標準のUARTをほぼ使用できます）。すべてが高いDCオフセットに乗っています（電力を超えて通信）。 過去には、抵抗器、コンデンサー、そして場合によってはインダクターを入れ替えて、特定のライン長をシミュレートする単純なロータリースイッチを構築する人を見てきました。それで十分でしょうか？ 私は現在、LTspiceでいくつかのシミュレーションを構築しようとしています。 編集2： さて、抵抗器、コンデンサー、インダクターを追加するだけなら、モデルはどのようになりますか？以下のRLGCネットワークは、グラウンドが私が信じているのと同じ電位にあると仮定しています（グラウンドプレーンを備えたPCB上の安全な仮定）。この場合のリターンは外殻を通っており、その抵抗はおそらく内部導体の3倍です。それによって状況は大きく変わりますか？下のレールに別の抵抗を追加して、その両側の容量を分割するだけですか？

8 simulation  transmission-line 

回路図を入力として受け取り、その機能をシミュレートするソフトウェアはありますか？ 私はコンポーネントやツールに多くの現金を持っていないので、これは私が電子機器についてもっと学ぶための安価で簡単な方法になるでしょう。

8 software  simulation 

問題は、滑らかな「法則」または「テーパー」を持つゲイン/ボリューム/パン/バランス/クロスフェード/ミックスコントロールを設計することです。音量を変えると音量が変化する速度。（中に記載ポットの秘密の生活やポットの法律を変更するたとえば、。） たとえば、中央でゲインの変化がほとんどなく、上部で急上昇するコントロールを作成するのは簡単ですが、それは良くありません。 したがって、回路を「描画」して、対数または線形のポットのいずれかで、ポットの位置の関数としてゲイン/減衰をプロットし、コンポーネントの値を変化させて、ゲイン関数への影響をすばやく確認したいと思います。最適なレイアウト/抵抗値の検索を高速化するため。 現在、私は次のいずれかを行います。 TINA-TIで回路をシミュレートします。これは下手です： ポットは線形テーパーのみで提供されます ポットの位置の関数として何かをプロットする方法を私が知る方法はありません。ポットをコントロールオブジェクトとして設定し、位置を0％から100％まで段階的に変化させることができますが、ゲインをプロットする方法がわかりません。各位置で周波数応答をプロットし、周波数応答プロットからゲインを読み取り、スプレッドシートにそれらを配置できることを知っています。これは非常に面倒です。 wxMaximaやPythonなどの数学プログラムで曲線を計算し、プロットします。これは下手です： 手作業でゲイン方程式を入力する必要がありますが、特定の回路では面倒でエラーが発生しやすくなります。複雑な方程式を見ても正しいかどうかは分からず、既存の回路に並列に抵抗を追加して修正することは困難です。 この場合も、対数テーパポットのプロットは困難です。ゲインをフィードする別の関数としてテーパーを入力する必要がありますが、それでも実際の世界と完全には一致しません。 他のアイデアは？ 説明のために、線形ポット、対数テーパポット、および線形ポットを「プルダウン抵抗」と比較して対数テーパを近似したプロットを以下に示します。プルダウン抵抗のさまざまな値に対して黄色の曲線をプロットするものが欲しいので、手動で方程式を入力しなくても、他の曲線にできるだけ近い動作をさせることができます。もちろん、実際のアプリケーションはもっと複雑ですが、これは私がやりたいことの例です。 （Electronics Exchangeからコピー）

8 resistance  simulation  potentiometer