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たとえば、このTI PHYチップDP83630には、PHY制御フレームの宛先MACアドレスおよび送信元MACアドレスとして使用できる2つのMACアドレスがあります。（72、94ページ） これは、すべてのPHYチップに同じMACが含まれることを意味しますか、それとも何か不足していますか？

10 communication  ethernet  phy 

イーサネットPHYと磁気回路の推奨配置について混乱しています。一般的には近いほど良いと思いました。しかし、その後、SMSC / Microchipアプリケーションノート（http://ww1.microchip.com/downloads/en/AppNotes/en562744.pdf）は言う： SMSCは、LAN950xと磁気の間の距離を最小で1.0インチ、最大で3.0インチにすることを推奨しています。 紛らわしいことに、同じ段落の前半で次のように読むことができます。 理想的には、LANデバイスを磁気装置にできるだけ近づけて配置する必要があります。 私はMicrochipの優れたLANcheckサービスを使用し、設計をレビューした専門家は、EMIを最小限に抑えるために、チップと磁性体の間を1インチ以上離すことを提案しました。 信号の移動距離を長くすると EMI が最小になる理由がわかりません。 また、関連する質問—次の理由がわかりません。 ESD性能を最大化するために、設計者は、統合された磁気/ RJ45モジュールではなく、ディスクリートトランスの選択を検討する必要があります。これにより、ルーティングが簡素化され、イーサネットフロントエンドでの分離が強化され、ESD /感受性のパフォーマンスが向上します。 直感的には、シールドされたRJ45モジュール内に埋め込まれた磁気は、トレースが間にある個別のコンポーネントよりも優れたソリューションになるはずですか？ 要約すると、 PHYと磁気の間の最小距離を維持しようとする必要がありますか、それともそれらを可能な限り近くに配置する必要がありますか？ 「マグジャック」または別のマグネティックスとRJ45ジャックを使用する方が良いですか？

9 ethernet  magnetics  phy 

私は最初の主要な回路図の設計に取り組んでおり、1000BASE-Tイーサネットインターフェイスのアナログ側のフィードバックに本当に感謝しています。私は主に、アナログラインの終端と、アナログ信号の分離された電源と個別のグランドプレーンについて心配しています。これはアナログ側です。私はphyアナログと同じセンタータップ電圧を使用し、フェライトコアインダクターを使用してGNDを絶縁しました。 これがPHYへのアナログ電源です（十分なデカップリングキャップですか？私は入力電源ピンと同じ数のキャップを使用しました）： 私はphy（88e1111）に専用のアナログGNDがないことに少し心配しているので、アナログ出力はグローバルGNDに関連していると思います。これは、デバイスの外部の接地絶縁を台無しにしないのですか？ 私の回路図レイアウトを批評できたら、クライアントにもこれを見てもらい、完璧にしてほしいと思います。

8 ethernet  schematics  phy 

Texas Instruments DP83848Jを10BASE-Tモードで動作させるのに問題があります。 リンクパートナーとローカルステータスレジスタは、リンクが10Mbps全二重モードであることを認めています。ただし、MII仕様で要求されているように、RXD [3..0]で4ビットの2.5Mspsデータを受信する代わりに、ロジックアナライザーは1ビットの10Mspsデータを表示します。私が見つけることができる唯一のイーサネット規格は、データのタイプがGPSIであることを説明しています。これは、DP83848J機能セットの一部ではありません。 10 Mb / s MIIタイミング仕様に準拠したデータを出力するようにDP83848Jを構成する方法はありますか？

8 ethernet  mac  phy 

統合された磁気（Rel -45ジャック、Melrel KSZ8041TLデータシート）にRJ-45ジャックを統合しようとしています（Belfuse L829-1X1T-91データシート）。TX +/-、RX +/-、およびLEDピンはすべて簡単に理解できますが、トランスのセンタータップ（TCTおよびRCT）をどうすればよいかわかりません。3.3 V電源に接続する必要がありますか？PHYの1.8 V出力へ？

8 ethernet  phy  transformer