回路図批評：RJ45 / MagneticsとのPhyインターフェース

私は最初の主要な回路図の設計に取り組んでおり、1000BASE-Tイーサネットインターフェイスのアナログ側のフィードバックに本当に感謝しています。私は主に、アナログラインの終端と、アナログ信号の分離された電源と個別のグランドプレーンについて心配しています。これはアナログ側です。私はphyアナログと同じセンタータップ電圧を使用し、フェライトコアインダクターを使用してGNDを絶縁しました。

これがPHYへのアナログ電源です（十分なデカップリングキャップですか？私は入力電源ピンと同じ数のキャップを使用しました）：

私はphy（88e1111）に専用のアナログGNDがないことに少し心配しているので、アナログ出力はグローバルGNDに関連していると思います。これは、デバイスの外部の接地絶縁を台無しにしないのですか？

私の回路図レイアウトを批評できたら、クライアントにもこれを見てもらい、完璧にしてほしいと思います。

1. 変圧器はどこですか？ターミネーションがどのように正確に行われ、必要なインピーダンスはPHYの要件の関数であり、特定のトランス構成を決定します。変圧器は終端に不可欠なので、それを確認する必要があります。PHYからRJ-45ジャックまでのすべてを実際に表示する必要があります。
   

   このPHYが1：1の比率のトランスを必要とすると、ターミネーションは正しく見えます。

2. 4つのペアすべてを本当に終了する必要がありますか？イーサネットデータは、RJ-45ピン1、2および3、6で伝送されます。他の2つのペアはデータには使用されませんが、POEに使用できます。POEを使用する場合は、ペア間の100Ωは絶対に必要ありません。そうでない場合は、そのままにしておいてください。なぜPHYに接続されているのですか？ここではどのような種類のイーサネットを実装していますか？
3. L9の場合のように、PHYのグラウンドとメインのグラウンドをインダクターで切り離すのは本当に嫌いです。PHYの高周波電力/グランド電流をメイングランドプレーンから離したいということを理解できました。L10とバイパスキャップC69-C74でPHYの電源を適切に分離したようです。必要なのは、すべてのPHY接地を一緒に接続し、ネットがメイン接地に1つだけ接続されていることを確認することです。これにより、厄介な高周波ループ電流をローカルに保ちながら、PHYにボードの他の部分と同じ0Vリファレンスを提供します。インダクターがグラウンドを分離しているため、PHYは基本的に高周波で回路の他の部分と同じ0Vリファレンスを持ちません。それはあなたが望むものではありません。

Intel 8257 Gig Phyのデータシートを見て、PCBレイアウトとグラウンド分割の優れた情報を確認してください。Intel doc No. 324990-007

おそらく重大な間違いがあります：

GND_PHY1がアナロググランドである場合、終端結合コンデンサ（c9〜c12）が接続されていないのはなぜですか。（あなたが示した回路図では、それらは「アース」記号でマークされた地面に接続されています）

また、U8のピン10、SHA1およびSHA2を一緒に結んで、シャーシのアースに接続することもできます。

u8のVCCピンは、100nFのコンデンサでアナロググランドにデカップリングする必要があります。また、直列にインダクタ/フェライトビーズを介して給電するのが好ましい（ただし、安価ではない）。