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5つのサブケーブルを含むケーブルで接続された2つのPCBがあります。 カスタムメイドの同軸ケーブルを介した6V電源（ラップトップ電源で見られるものと同様）。 100 ohmインピーダンスシールドツイストペアを介した2 x 100 mbps LVDS。 同じ120ohmツイストペアケーブルを介した2x 1mbps CAN 各LVDSケーブルは、100オームの抵抗でRX端で終端されています。彼らは、ドレイン線で箔スクリーンを持っています。 各CANケーブルの両端は、120オームの抵抗で終端されています。彼らは、ドレイン線で箔スクリーンを持っています。 絶縁された24vの電力は左のボードに供給され、そこで6v（非絶縁）に切り替えられます。両方のボードには、ローカル電子機器用の独自の3.3v DCDCレギュレーター（非絶縁）が含まれています。 私の質問： シールドはどちらの端に接続する必要がありますか？図に示すように、LVDSシールドはソース側で接続する必要があると思います。 CANバスの両端がソースであるので、必要があり、両方の CANシールドの端部がGNDに接続されて？ 追加：両方のPCBはプラスチックケースに収納されており、アースには取り付けられていません。

31 can  shielding  lvds  twisted-pair 

低電圧差動信号（LVDS）バスで100Mb / sを使用する回路を設計および構築しています。これらの信号の一部は、手作りのケーブルでPCB間を移動する必要があります。問題は、ケーブルと終端の品質を確認する方法がないことです。 私が億万長者だったとしたら、高価な「スコープ」またはベクトルネットワークアナライザーを手に入れるでしょう。しかし、それに失敗した場合、反射信号またはケーブルのインピーダンスを測定する方法はありますか？ （私は150MHzの帯域幅、500MSPSのスコープを利用できます）。 追加：ET1200データシートから取得した、ワイヤーに関するデータに関する情報。 追加：残り 21時間。バウンティの最後のチャンス。誰もがインピーダンスを測定するための迅速で汚い方法を提案できますか？おそらく、ケーブルを既知の正常なケーブルと比較できるブリッジのようなものでしょうか。

11 impedance  termination  lvds 

この質問はわずかに関連しています：私のPCBで何が放射していますか？ これらは、ベッコフのEtherCAT産業用IOモジュールです。各モジュールは、100mbps LVDSでネイバーに接続されています。各モジュールには、バス上のすべての通信を処理するET1200 ASICが含まれています。 最近私はいくつかを開いて、それらが使用するEMIフィルタリングを確認しました。 彼らは、ET1200 ICのデータシート（または私が見つけたLVDSのドキュメント）のどこにも記載されていない多くのフィルタリングコンポーネントを使用しているようです。具体的には、LVDSラインは、推奨される単一の100R終端抵抗よりもはるかに多く装飾されています。 緑でラベル付けされたコンポーネントは次のとおりです。 コンデンサー フェライトビーズ コモンモードチョーク これが、LVDSコンポーネントの回路図だと私が信じているものです。 明らかに、EMCテストに合格するために、これらのコンポーネントをすべて追加する必要がありました。フェライトビーズにびっくり。ACカップリングを実現するためにこれらの場所でコンデンサーが使用されているのをよく見ました。私はそこにフェライトを入れることを考えたことはなかったでしょう。 ET1200 ASICを使用してEtherCATを実装するハードウェアを設計しています。EMCにも合格したいので、同じコンポーネントを使用するのが賢明だと思います。 質問：コンデンサとフェライトビーズのどのような値を使用する必要がありますか？このようなLVDSのEMIフィルタリング技術について説明しているドキュメントはありますか？

10 emc  common-mode  ferrite-bead  lvds  ethercat 

古い600MHzレクロイオシロスコープを手に入れられるかもしれません。ただし、プローブはありません。 THS3201DBVTのような高速オペアンプを使用してアクティブ差動プローブを作成することは可能ですか？入力容量は1pF、帯域幅は1.8GHzで、任意波形測定アプリケーション用です。100MbpsのLVDS信号を調べたいのですが。 基本的なアイデアは、いくつかの平行な金のプローブピンを備えた小さなPCBにアンプをマウントし、ローカルの+ -6vバッテリーの電源を切り、短い同軸ケーブルを使用してスコープに接続することです。

10 operational-amplifier  oscilloscope  high-frequency  probe  lvds 

一部のLVDS 2.5信号を含むボードで作業しています。ボードレイアウトについて私が読んだすべてのガイドは、差動トレースの間にビアを置かないように言っています。たとえば、このガイド 場合によっては、次のように差動ペアをルーティングする方がはるかに簡単です。 B5とB6を見ると、電源パッド（ビアがすぐ隣にある）を回って一緒に進みます。いくつかのグランドパッドでもそれを実行したいと思います。 それを行わない場合、5 milではなく3 milのトレースとスペース、または4層ではなく6層のボードが必要になります。痛い。 問題は、これが本当にどれほど悪いのかということです。LVDSラインに結合された10 mV、または100 mVを期待する必要がありますか？ BGAは1.0mmピッチで、トレースは7.7 mil間隔で5 mil間隔で100オームの差です（ただし、BGAをエスケープしている間はおそらく5/5）。最上層は信号で、その下0.23 mmで接地してから電源を供給します。BGAはArtix-7 XC7A15Tです。 更新 LVDS信号は600MHz DDRでクロックされます。 更新私は、各ラインの異なる方向のLVDSラインへの電源/グランドカップリングの電流スパイク、つまり、レシーバーが間違った（または不確定な）値を読み取るのに十分なほど、1つのラインを高く、他のラインを低くすることについて、より心配しています。 。インピーダンスの不連続性や反射についてはそれほどではありません。しかし、私は本当にわかりません...それは単なる直感です。

8 pcb-design  routing  via  lvds