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BGA DDRパッケージには独自のフットプリントがあります。デバイスの両側に2列のパッドがあり、その間に空の列があります。 これらのパッドの配置（PCBレイアウトの観点から）の背後に理由はありますか、それともddr3シリコンダイの設計の結果にすぎませんか？ より具体的には、私が不思議に思っているのは、ボードの両側に、直接向かい合って、または互いに非常に近くにDDRモジュールを配置するためのヒント/トリック/ガイドラインはありますか？

9 pcb-design  layout  ddr  ddr2  ddr3 

平衡T構成の533Mhzクロック速度でDDR3レイアウトに取り組んでいます。現在、同じ数のビア（限られた数のラインで+1）を使用してアドレス/ Ctrlラインをルーティングできません。すべてのラインは、20 mil以内で同じ長さにルーティングされています。 これらのラインの有効長のcm差全体に対応する68ピコ秒としてビア遅延を計算しました。ボードの伝播速度は、外部/内部cmあたりそれぞれ54psおよび69psと計算されました。533Mhzでは、信号は半サイクルで13.6 cm〜17 cm（内部/外部レイヤーに依存）で伝播し、これはこれらのラインの約6〜7％のスキューに相当します。 DQSに依存してレベリングキャリブレーションを書き込んで有効長のこの差を吸収できますか、それとも追加のビアでラインから1 cm削りますか？

8 high-speed  via  ddr3