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他のICと同様に、オペアンプの電源電圧ピンの近くにバイパスコンデンサを配置するのが標準です。しかし、オペアンプを適切にバイパスする方法については相反する意見を見ました（たとえば、ここ）。一部の人々は、V +ピンとV-ピンの間に単一のコンデンサを入れることを提案しています。他の人は、V +からグランドとV-からグランドの2つのコンデンサを使用することを提案しています。これらの方法のどれが最良の結果をもたらしますか？私が使用していますOPA827sのオーディオ信号のためのユニティ・ゲイン電圧フォロワとして、私は答えはだけでなく、他の状況も同じだかどうかを知りたいのです。 この回路のシミュレーション – CircuitLabを使用して作成された回路図

18 operational-amplifier  bypass-capacitor 

現在、STのAIS3624DQ加速度計を含む設計に取り組んでいます。では、データシート、それは（セクション4、17ページ）は言います： 「電源デカップリングコンデンサ（100 nFセラミック、10μFアルミニウム）は、デバイスのピン14のできるだけ近くに配置する必要があります（一般的な設計手法）。」 10μFのアルミニウム（サイズが大きいため）を代わりにタンタルコンデンサに置き換えることはできますか？

13 capacitor  bypass-capacitor 

同じIC MAX9611を多く搭載したボードがあります。データシートによると、0.1uFと4.7uFの並列コンデンサによってバイパスされる必要があります。今、私はこれらの15が隣同士に並んでいます： すべてのICにこれらのキャップをすべてはんだ付けする必要があるかどうかはわかりません。1つは、2層ボード（VCCの上部、GND下部）の容量が高くなり、I2C信号に干渉する可能性がありますか？私はこの構成の経験がないので、最悪のシナリオで何が起こるかわかりません...光を当ててください！ 各ICに対して個別に読み取り/書き込みを行うため、2つのICが同時に動作することはありません。 つまり、すべてのキャップをはんだ付けする必要がありますか、それとも、たとえば、2番目のチップごとにキャップを持つことで逃げることができますか？

12 pcb  pcb-design  analog  bypass-capacitor 

可変ゲインRFアンプのこの評価ボードを見てください（データシート）： J5-J10は、DC電源への接続を目的としています（DCアナログ制御電圧であるJ6を除く）。これらのすべてのラインには、3つのコンデンサが並列に接続されています。たとえば、J10に接続されたトレースを取ります。J10からチップのピンへの途中で、次の3つのコンデンサを通過します。 大きなパッケージの2.2 µFコンデンサ（データシートでは「CASE A」と呼ばれています） 0603パッケージの1000 pFコンデンサ 0402パッケージの100 pFコンデンサ 1つの3.3 µFキャップの代わりに3つの並列キャップが使用されるのはなぜですか？なぜすべてのパッケージサイズが異なるのですか？順序は重要ですか（最小値のコンデンサをチップに近づけることが重要ですか？）

8 amplifier  rf  bypass-capacitor 

でデカップリングキャップ、PCBレイアウト、バイパスキャップを配置する3つの変形提示されています。 コメントでは、C19が最悪のアプローチで、C18がわずかに優れており、C13が最善の方法であると述べられています。これは私の理解に多少反するため、いくつかの説明をお願いします。 C19レイアウトは最適に近いと思います。 コンデンサはビアと電源プレーンの間にインラインで配置されているため、高周波成分を最適にフィルタリングできます。 ビアはそれほど離れていません 私はおそらくコンデンサとビアの間のより広いトレースを使用するでしょう（AlteraのAN574はそれを示唆しています）。 C13はICに少し近づいていますが、ビアは接続の遠端にあるため、高周波での動作が悪いと予想されます（おそらく高すぎて重要ではありませんが...） C18レイアウトは最悪です。 ビアは離れており、誘導性インピーダンスが増加しています ループはかなり大きい 高周波リップルを伴うC13と同じ問題 私の分析はどこで間違っていますか？

8 pcb-design  bypass-capacitor