実用的な結果

バックグラウンド

回路の複雑さは、制限のないファンイン AND、OR、およびNOT を使用して構築された、制限された深さと多項式サイズの一連の回路ファミリ（つまり、回路のシーケンス、各入力サイズに対して1つ）として定義されます。$AC^0$

パリティ機能とNビット入力は、入力のビットのXORに等しいです。$\oplus$$n$

回路の複雑さで証明された最初の回路の下限は次のとおりです。

[FSS81]、[Ajt83]：。$\oplus \notin AC^0$

質問：

ましょう使用して計算することができる機能のクラスである電子トランジスタ等の電子部品を使用して、有界深度多項式サイズの回路。（私はE C 0という名前を作りました。これのより良い名前を知っているかどうか知らせてください）。$EC^0$$EC^0$

1. 我々は計算でき使用して、実際にE C 0回路を？$\oplus$$EC^0$

2. 無制限のファンインAND / ORについてはどうですか？で計算できますか？$EC^0$

3. DOES 任意の実用的な影響がありますか？あるA C 0は、実際には重要？$\oplus \notin AC^0$$AC^0$

4. なぜ（理論上の）コンピュータ科学者のための重要な？$\oplus \notin AC^0$

注意：

この投稿には興味深い質問が含まれていますが、OPは何らかの理由で投稿を読みやすくし、誤解を修正することを拒否しているようです。そのため、質問を再投稿しています。（元の投稿を編集する方が簡単ですが、別のユーザーの投稿を大幅に編集しても問題ない場合は、現在のところ合意に至っていません。）

関連：

• パリティと$AC^0$

• パリティがないのはなぜ重要ですか？$AC^0$（計算の複雑さのブログ）

私は電気技師ではありませんが、パリティゲートのスイッチング回路に関するオンライン特許を検索し、すべての提案（1970年代の終わりまでしか特許を見つけなかった）でサイズと深さの問題を議論しています。私が調べた3つの特許はすべて、fanin-2ゲートに基づく対数深度のソリューションを提案しています。したがって、最初の質問に対する答えはおそらく「いいえ」です。

JJ Moyer：パリティチェックスイッチング回路、米国特許US3011073、1961

AF Bulver et al .: n入力パリティ関数のNANDゲート実現、米国特許US3718904、1973

PJ Baun、Jr .:パリティ回路、米国特許US4251884、1981

ジョン、あなたの問題は何ですか？あなたは誰も主張したことがないことについて議論しようとしています。パリティの下限が、定理が適用される回路（すなわち、AC ^ 0回路）以外の回路での XORの計算にいくつかの基本的な制限をもたらすとは誰も言っていません。ここには、隠された仮定や覆い隠された影響はありません。特に、たとえば、ファンインが一定であっても、対数深度の多項式サイズのNAND回路を使用してXORを計算できることは誰でも知っています。

シャノンの引用も大部分は無関係です。一定の深さのAND-OR回路がパリティを計算するために指数関数的なサイズを持っている必要があることを彼が疑ったことさえそこに示されていません。もちろん、彼は推測したかもしれません。しばらくの間問題をいじった後、これは真実であると推測するのは簡単ですが、それで何ですか？

あなたは要点を完全に逃しています：下限を証明することは非常に難しいので、最も単純なモデルでどこかから始めなければなりません。これは本質的に最初の回路の下限であり、テクニックは多くの興味深いアイデア（学習理論などの他の分野を含む）につながり、結果はもっともらしいが、証明は洞察に富み、決して些細なものではない。

結果が直感的に見えるという事実は、それを明白にするものではありません。そうであると思われる場合は、パリティがAC ^ 0にないことを証明してください。PがNPに等しくないことは誰もが知っていますが、証明を得るところは誰もいません。

NANDゲートに関する他のスレッドでの苦情も意味がありません。この下限は、基本的に同じであるため、NANDゲートから構築された一定の深さの回路にも等しく当てはまります。AND、OR、NOTを使用して結果を示すことを選択することは、単に便宜上の問題です。したがって、これはあなたが好きな意味で実際のアプリケーションかもしれません：パリティを計算するNANDゲートの一定深度回路は指数関数的なサイズを必要とします。それが最も重要ではない場合でも、それは実際的な制限を与えます。それはのための小さなXOR回路と言う大きな入力数nがいずれかの深さがnまたはNAND以外のゲートに成長している必要があります。なぜこれで満足しないのですか？

深さは時間とクロックが動作できる最大周波数に直接関係しているため、回路の深さは現実の世界では問題ではないというあなたの主張も非常に誤解を招くものです。

ちなみに、CSコミュニティはEEのブール回路理論をよく知っていて、あなたの主張に反してその上に構築されました。

$1.62^2$$3.82^2$

• CMOSテクノロジーロジック回路構造

$s = a \oplus b \oplus c_{in}$

• 高速、低電力8T全加算セル

高速でコンパクトなXOR / XNORゲートを見つけるのに最適な場所は、全加算器とハミングECC回路（通常、クリティカルパスにある）です。

また、回路の深さの問題は、通常、VLSI同期論理では問題になりません。結果の唯一の深さは、最大クロック周期を定義するクリティカルパスです。組み合わせロジックの大部分は、クリティカルパスの時間のほんの一部で結果を伝達します。クリティカルパスは、チップ上に散在するいくつかの領域を通過する必要があるいくつかの組み合わせロジックで発生する傾向があります。

$n$$O(1)$

$AT^2 = \Omega(n^2)$

• ブール乗算のVLSI実装とグラフ表現の複雑さについて、整数乗算への応用

これは計算の複雑さのブログからです：

これは問題を提起します：現実の世界の何人かの人々は本当にPARITYのためにポリサイズの一定の深さの無制限のファンインAND-OR-NOT回路を構築したいのですか？

$2^n/n$

$\lambda(3) = 8$

$X \oplus Y \oplus Z = X(YZ+Y'Z') + X'(YZ'+Y'Z)$

$\mu(3)$

$X_1 \oplus X_2 \oplus \ldots \oplus X_n$

$4(n-1)$