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標準のCMOSプロセスとDRAMの製造の違いに言及する質問がいくつかあります。 マイクロコントローラーのRAMが少ないのはなぜですか？ SDRAMの製造中に、DRAMプロセスにロジックをどのように統合しますか？ 正確にはそれらの違いは何ですか、またはこれは完全に企業秘密ですか？リソグラフィプロセスについて一般的な高度な知識を持っている人に詳細な回答をお願いします。

10 cmos  vlsi  dram 

私が理解していることがいくつかあります。 DRAMは、データの各ビットを、電位差のある小さなコンデンサに保存します。 コンデンサが低電圧側に接続されていない限り、電位差は変わらないはずです。 DRAMのコンデンサに保存されている電位差を更新する必要があるのはなぜですか？ または コンデンサがDRAMの電荷を失う理由とその理由は？（コンデンサは低電圧側に接続されていますか？） コンデンサは電位差に関係するのではなく、DRAMはこれにより不揮発性メモリのように機能する必要がありますか？ 更新： また、コメントでハリー・スベンソンが提起したポイントに答えることができる場合： DRAMのコンデンサを更新する必要があるのに、アナログFPGAのゲートのコンデンサはどういうわけか電荷を保持しているのですか？

9 voltage  capacitor  memory  non-volatile-memory  dram 

必要最低限​​の非同期DRAMコントローラーを構築する方法を教えてください。自作のレトロコンピュータプロジェクトで使用したい30ピン1MB SIMM 70ns DRAM（1Mx9パリティ付き）モジュールがあります。残念ながらそれらのデータシートはないので、私はSiemens HYM 91000S-70とIBMの「DRAMの動作を理解する」から行ってきました。 私が終わらせたい基本的なインターフェースは / CS：入力、チップセレクト R / W：読み取り、書き込みなし RDY：出力、データの準備ができるとHIGH D：イン/アウト、8ビットデータバス A：入力、20ビットアドレスバス 更新を正しく行うには、いくつかの方法があります。行アドレスの追跡に古いカウンターを使用して、CPUクロックLOW（この特定のチップでメモリアクセスが行われない）中に分散（インターリーブ）RASのみの更新（ROR）を実行できるはずです。JEDECによると、すべての行を少なくとも64ミリ秒ごとに更新する必要があると思います（Seimensのデータシートによると、8ミリ秒ごとに512、つまり標準的な周期の更新/15.6us）。別の質問。読み書きをシンプルで正確にして、スピードまで何を期待すべきかを決定することに、もっと興味があります。 最初に、それがどのように機能するか、そしてこれまでに思いついた解決策について簡単に説明します。 基本的に、20ビットのアドレスを半分に分割し、半分を列に、もう半分を行に使用します。/ CASがLOWになったときに/ WがHIGHの場合、行アドレス、次に列アドレスをストローブします。それが読み取り、それ以外の場合は書き込みです。書き込みの場合、データはその時点ですでにデータバス上にある必要があります。しばらくすると、それが読み取りの場合、データは利用可能です。または、書き込みの場合、データは確実に書き込まれています。次に、/ RASと/ CASを、直観に反して名付けられた「プリチャージ」期間に再びHIGHにする必要があります。これでサイクルは完了です。 したがって、基本的には、各遷移間で不均一な特定の遅延があるいくつかの状態を介した遷移です。トランザクションの各フェーズの継続時間で索引付けされた「テーブル」としてリストアップしました。 t（ASR）= 0ns / RAS：H /現金 A0-9：RA / W：H t（RAH）= 10ns / RAS：L /現金 A0-9：RA / W：H t（ASC）= 0ns / RAS：L /現金 A0-9：CA / W：H t（CAH）= 15ns / …

9 memory  timing  dram  7400 

私は現在、何百万ものコンポーネントのアレイがあり、単一の障害がシステム全体を破壊する可能性がある、DRAMなどの非常に複雑で非常に壊れやすいシステムを確実に生産するために採用されている種類の戦略に関する電気工学の文献を調べています。 採用されている一般的な戦略は、はるかに大規模なシステムの製造と、設定可能なヒューズを使用した損傷した行/列の選択的な無効化です。私は[1]を読みました（2008年の時点で）DRAMモジュールはライン機能から外れていません。また、1GB DDR3モジュールの場合、すべての修復技術が適用されているため、全体の歩留まりは約0％から約70％になります。 ただし、これはデータポイントの1つにすぎません。私が疑問に思っていることは、これはフィールドで宣伝されるものですか？SoAと比較した歩留まりの改善について議論するための適切な情報源はありますか？私にはこのような情報源があります[2]。これは第一原理推論からの利回りについて議論する適切な仕事をしますが、それは1991年です。 さらに、冗長な行/列の使用は現在でも採用されていますか？この冗長性テクノロジは、ボードスペースをどれだけ追加する必要がありますか？ 私はまた、TFTディスプレイのような他の並列システムも調べてきました。サムスンは、ある時点で、許容範囲の歩留まりまでプロセスを改善するよりも、壊れたディスプレイを製造して修理する方が安上がりだと述べた。しかし、これについての適切な情報源はまだ見つかっていません。 参照 [1]：Gutmann、Ronald Jなど。ウェーハレベル3D ICプロセステクノロジー。ニューヨーク：スプリンガー、2008年。[2]：堀口、まさひ、他。「高密度DRAMのための柔軟な冗長技術。」Solid-State Circuits、IEEE Journal of 26.1（1991）：12-17。

9 dram  redundancy 

これがトピックから外れているとすいません。コンピュータのハードウェアフォーラムには適しているかもしれませんが、適切なものが見つかりませんでした。 私は、法廷捜査、敵政府、または犯罪者によるコンピュータの電源がオフのときにDRAMから暗号化されたハードドライブへのキーを取得するために使用できるコールドブート方法について読んでいます。この方法は私を魅了します。DRAMの電源がオフになっても状態が保持されていることに気づかなかったからです。 何か気になっていました。この論文は、より低い温度では崩壊の速度が大幅に遅くなると述べています。これはなぜですか？電子は低温で励起されないため、分子から分子へとジャンプする可能性が低くなり、コンデンサが電荷をより長く保持できるようになるためだと思います。私はこれを正しいと思いますか？

8 capacitor  dram