DRAMプロセスとCMOSプロセスの正確な違い

標準のCMOSプロセスとDRAMの製造の違いに言及する質問がいくつかあります。

マイクロコントローラーのRAMが少ないのはなぜですか？

SDRAMの製造中に、DRAMプロセスにロジックをどのように統合しますか？

正確にはそれらの違いは何ですか、またはこれは完全に企業秘密ですか？リソグラフィプロセスについて一般的な高度な知識を持っている人に詳細な回答をお願いします。

これは（少し日付が付けられた）論文で、その違いについて説明しています。http：//www.ece.neu.edu/faculty/ybk/publication/ASSESSING_MERDRAM_ELSEVIER.pdf

基本的に、いくつかの重要な違いに要約されます。

1. 漏れ電流。DRAMセルのパストランジスタは、非常に低いリークでなければなりません。そうでない場合、リーク電流がセルに格納されているビットに影響を与えるため、リフレッシュサイクルの間にデータが失われます。使用される1つの手法は基板バイアスです。ウェーハの「バルク」をゼロ以外の電圧に保ち、トランジスタの性能を変化させます。ロジックの場合、最高のパフォーマンス（最高速度）を得るには、基板を0Vに配置する必要があります。このペーパーは、0.5 umロジックプロセスでDRAMを構築すると、DRAMプロセスに必要な回数よりも20倍頻繁にリフレッシュサイクルが発生することを示しています。リフレッシュレートが高いと、消費電力が増加し、メモリアクセスに遅延が発生する可能性があります。

2. しきい値電圧。漏れ電流を下げるには、高いしきい値電圧が必要です。ただし、トランジスタが切り替わる前に入力電圧が高く上昇する必要があるため、しきい値電圧が高いトランジスタは切り替わりが遅くなり、より多くの時間が必要になります。しきい値電圧は、基板バイアスを適用するか、ドーパント濃度を上げることで調整できます。この論文では、DRAMプロセスのしきい値電圧は、ロジックプロセスのしきい値電圧よりも約40％高いと述べています。異なるトランジスタを異なる量でドープすることは可能ですが、これによりプロセスが複雑になります。

3. オンチップ相互接続。DRAMの設計は非常に規則的であり、クロスオーバーが比較的少ない多くの平行線が含まれます。ロジック設計には、はるかに複雑さが必要です。その結果、DRAMプロセスはロジックプロセスほど多くの金属層をサポートしません。DRAMセルの構造により、DRAMの表面も非常に凹凸があり、使用できる金属層の数が制限されます。ロジック設計はより平坦であり、次の層が上に構築される前に、各層を平坦化（平面化）するために平坦化技術が使用されます（非常に細かい研磨）。DRAMプロセスは一般に約4つの金属層をサポートしますが、ロジックプロセスは7または8以上をサポートします。現在の最新の論理状態は13〜14の金属層です。

4. その他の問題。セルコンデンサの電荷を維持するには、DRAMセルのリークを非常に低く抑える必要があります。コンデンサーは非常に面積効率がよくなければなりません。これはシリコン上のコンデンサーでは簡単ではありません。DRAMプロセスは、かなり特殊なプロセスを使用して、通常のロジックプロセスでは利用できないコンデンサを構築します。

TL; DR：DRAMプロセスは遅いロジックを生成し、ロジックプロセスはリークのあるDRAMを生成します。主なプロセスの違いは、金属層の数、トランジスタのドーピング、コンデンサの構造、基板のバイアスです。