DRAMおよびその他の大規模冗長プロセスでの歩留まり

私は現在、何百万ものコンポーネントのアレイがあり、単一の障害がシステム全体を破壊する可能性がある、DRAMなどの非常に複雑で非常に壊れやすいシステムを確実に生産するために採用されている種類の戦略に関する電気工学の文献を調べています。

採用されている一般的な戦略は、はるかに大規模なシステムの製造と、設定可能なヒューズを使用した損傷した行/列の選択的な無効化です。私は[1]を読みました（2008年の時点で）DRAMモジュールはライン機能から外れていません。また、1GB DDR3モジュールの場合、すべての修復技術が適用されているため、全体の歩留まりは約0％から約70％になります。

ただし、これはデータポイントの1つにすぎません。私が疑問に思っていることは、これはフィールドで宣伝されるものですか？SoAと比較した歩留まりの改善について議論するための適切な情報源はありますか？私にはこのような情報源があります[2]。これは第一原理推論からの利回りについて議論する適切な仕事をしますが、それは1991年です。

さらに、冗長な行/列の使用は現在でも採用されていますか？この冗長性テクノロジは、ボードスペースをどれだけ追加する必要がありますか？

私はまた、TFTディスプレイのような他の並列システムも調べてきました。サムスンは、ある時点で、許容範囲の歩留まりまでプロセスを改善するよりも、壊れたディスプレイを製造して修理する方が安上がりだと述べた。しかし、これについての適切な情報源はまだ見つかっていません。

参照

[1]：Gutmann、Ronald Jなど。ウェーハレベル3D ICプロセステクノロジー。ニューヨーク：スプリンガー、2008年。[2]：堀口、まさひ、他。「高密度DRAMのための柔軟な冗長技術。」Solid-State Circuits、IEEE Journal of 26.1（1991）：12-17。

dram redundancy

— メフィストフェレス
ソース

行と列の冗長性は現在も使用されています。Itanium 2 L3キャッシュではブロックレベルの冗長性が使用されました（Stefan Rusu et al。、「Itanium 2 Processor 6M：Higher Frequency and Larger L3 Cache」、2004を参照）。歩留まりに関する別の考慮事項は、速度/電力/動作温度と「容量」の両方をビニングすることです（たとえば、チップマルチプロセッサは、さまざまなコア数で販売できます。理論的には、欠陥数の多いDRAMでも、半分の容量として販売できます）部）。

— ポールA.クレイトン

魅力的、ありがとうございます。キャッシュの設計を見ると、140個のサブアレイがあり、それぞれに2つのサブバンクがあり、8個の96x256アレイブロックがあります。各ブロックは32ビットです。つまり、48x10 ^ 6ビットのストレージを生成するには、合計で140 * 2 * 8 * 96 * 256 * 32 = 1.762x10 ^ 9ビットが必要です。これは正しいです？

— メフィストフェレス

いいえ、32ビットは96x256ブロックの一部です（12キャッシュウェイ* 8 * 4 *キャッシュラインあたり32ビット）。また、一部のビットはECCに使用されるため、キャッシュには6MiBのデータが含まれることにも注意してください。（ECCを使用すると、ビニング時の歩留まりに別のしわが生じます。ECC要件はアプリケーションによって異なり、過剰なECCを使用して、低電力部品のデータ損失なしに低電圧（またはDRAMのリフレッシュレート）をサポートし、製造の修正を提供できます。欠陥このようなマーケティングの要因は、一般的に、このような柔軟性を許可しないように、より理論的な考察である）。。

— ポール・A.クレイトン

再度、感謝します。これは、製造プロセスの全体的なコストの見積もりを取得するためのものです。つまり、この6MiBに到達するために（物理リソースの代表として）どれだけの追加のボードスペースが必要ですか？L3キャッシュが占める領域からこれを推定して、返答します。

— メフィストフェレス

ビットセル領域を使用しても、行のデコードやその他のオーバーヘッドは考慮されません。余分なルーティングオーバーヘッドを無視して、140のサブアレイのうち4つがスペア（3％未満のオーバーヘッド）であることを認識することで、冗長性の面積オーバーヘッドを簡単に推定できます。また、3MiB L3キャッシュバージョンが販売されたため、6MiBバージョンの歩留まりが低くなることも認められました。（SRAMセルに最小サイズよりも大きいトランジスタを使用すると、リークが少なくなるため、実効欠陥率がわずかに低下する可能性があると思います。）使用済みの136のサブアレイは、ECCに8（6 +％オーバーヘッド）を示します。

— Paul A. Clayton

なんらかの理由で必要にならない限り、製造元は決して歩留データを公開しません。これは企業秘密と見なされます。したがって、質問に直接回答するために、業界では宣伝されていません。

しかし、ラインのスループットとラインの終わりの歩留まりを改善することを仕事とするエンジニアはたくさんいます。これは、多くの場合、ビニングやブロックの冗長性などの手法を使用して、回線機能からの損失を販売可能にするのに十分なものにします。ブロックの冗長性は確かに今日使用されています。分析は非常に簡単です。

（パーツあたりの失敗ブロック）/（パーツあたりのブロック）*（パーツあたりの失敗ブロック）/（パーツあたりのブロック）

これにより、両方の並列ブロックが失敗する確率がわかります。私があなたが70％という低い収率で終わるとは思えません。通常90％が最小許容収率です。

— トム・ブレンドリンガー
ソース

回答に感謝しますが、@ Paul-a-claytonがこの情報を提供し、コメントで実際の出版物（特にItanium 2）を引用することもできました。さらに、これらの論文ではブロックの冗長性について説明されていますが、「サブアレイを使用すると、コアのフロアプランを制約することなくダイ領域の使用率が最適化される」と述べられており、フォールトトレランスについては言及されていません。エラーアドレス指定のツールとしてブロック冗長性を具体的に提案している論文があれば、大いに評価されます。

— メフィストフェレス