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コンピュータアーキテクチャとは、コンピュータの外部インターフェイス(命令セット)の設計とコンピュータの内部実装(マイクロアーキテクチャ)の両方を指します。これらの設計決定の目標は、速度、電力効率、サイズ、またはコストを最適化すると同時に、残りの部分の制約を満足させることです。

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コンピューターが0と1しか使用しないのはなぜですか?
コンピューターが0と1しか使用しないのはなぜですか?2または3などの他の数字を追加すると、コンピューターの速度が上がりませんか?また、整数のビット長を短くするために2と3を使用できます(2と3を使用して整数を終了できるため、数値1に必要なのは2ビットのみです)。 バイナリコンピューターの方が望ましいのはなぜですか?

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コンピューターは高温で高速化しますか?
より高い温度では、コンピューターは速くなりますか?明らかに、温度が高くなるとコアコンポーネントが損傷する可能性があるため、常にコンピューターを冷却する必要があります。 しかし、それはシリコン間の相互作用であり、シリコンはより高い温度でより多くの電子を放出し、金属コンポーネントの抵抗は温度とともに増加しますか?または、これはコンピューターの全体的なパフォーマンスの観点から無視できるでしょうか?


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RISC / CISC命令の実行には何クロックサイクルかかりますか?
よると、デジタルデザインとコンピュータアーキテクチャハリスとハリスによって、以下を含むMIPSプロセッサを実装するにはいくつかの方法があります: シングルサイクルマイクロアーキテクチャは、 1サイクルで全体命令を実行します。(...) マルチサイクルマイクロアーキテクチャの短い一連のサイクルで実行される命令。(...) パイプライン化されたマイクロアーキテクチャは、シングルサイクルマイクロアーキテクチャにパイプライン化を適用します。 アーキテクチャは、多くの場合、RISCまたはCISCに分類されます。RISC対CISCから: RISCプロセッサは、1クロックサイクル内で実行できる単純な命令のみを使用します。 MIPSはRISCアーキテクチャであるため、私は上記の定義に混乱しており、それらの間に何らかの矛盾がないのではないかと考えています。すなわち: RISC命令をより短いサイクル(フェッチ、デコードなど)に分割できる場合、命令全体を実行するのに1クロックサイクルしかかからないと言えるでしょうか。各ステップを実行するのに1クロックサイクルかかりませんか? それはない本当に 1つのRISC命令を実行するために1つのクロックサイクルを取りますか?たとえば、キャッシュミスが発生し、プロセッサが遅いDRAMを待たなければならない場合はどうなりますか?これは、命令の実行をかなり長くするべきではありませんか? 1命令サイクルとは正確には何ですか?1つの命令が完了するのにかかる時間ですか(つまり、1つまたは複数のクロックサイクル)。 1つのCISC命令はクロック/命令サイクルにどれくらいかかりますか?

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CPUのオペコードを効率的に設計する方法は?
Logisimで単純な16ビットCPUを構築しており、ALUを用意し、必要なオペコードを用意しています。今では、コマンドの正しいコーディングを見つけるのが非常に難しいので、異なるサブ回路(ロジック、算術など)が入力としてすべての制御ワイヤ(コーディングを構築する)を必要とせず、可能な限り少なくする必要があります。効率的なオペコード設計に役立つ戦略や方法はありますか? 事前にt​​hx

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ハーバードアーキテクチャはどのように役立ちますか?
私はarduinoとAVRアーキテクチャについて読んでいて、AVRのハーバードアーキテクチャの導入によってパイプラインのストールまたはバブリングがどのように解決されるのかという点で立ち往生しました。オペレーターなしでプログラムをロードできるようにしますが、上記の問題の解決にどのように役立ちますか?

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CPUがスタックをサポートするとはどういう意味ですか?
CPUがスタックをサポートできないのはなぜですか?サブルーチンを使用するアーキテクチャー(すべてのアーキテクチャーであると確信しています)は、戻りアドレスをスタックにプッシュして、サブルーチンを呼び出した場所に戻る必要があるのではないですか?スタックとは、特定の方向に成長し、スタックデータ構造として機能するポインターを備えたメモリのセクションを意味するだけですか?アーキテクチャがスタックをサポートできなかった理由がわかりません。 自動メモリストレージ(自動変数と静的変数)は、コンパイラとハードウェアアーキテクチャによってどの程度決定されますか?

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2つのレジスタをXORして0を生成できるのにMIPSがR0を「ゼロ」として使用するのはなぜですか?
雑学クイズの答えを探していると思います。MIPSアーキテクチャがレジスタに対して明示的な「ゼロ」値を使用する理由を理解しようとしていますが、それに対してレジスタをXORするだけで同じことが実現できます。操作はすでに行われていると言えます。ただし、「ゼロ」値を多く使用するような状況は想像できません。私はヘネシーの元の論文を読みましたが、実際には正当な理由もなくゼロが割り当てられています。 ゼロのハードコーディングされたバイナリ割り当てがある論理的な理由はありますか? 更新: PIC32MZのMIPSコア用のxc32-gccからの実行可能ファイルの8kで、「ゼロ」の単一インスタンスがあります。 add t3,t1,zero 実際の答え: MIPSと条件コードに関する情報を持っている人に賞金を授与しました。答えは、実際には条件のMIPSアーキテクチャにあります。最初はこれに時間を割くつもりはありませんでしたが、opensparc、MIPS-V、およびOpenPOWER(このドキュメントは内部ドキュメントです)のアーキテクチャを確認しました。その概要を次に示します。パイプラインのアーキテクチャにより、ブランチでの比較に必要なR0レジスタ。 整数とゼロとの比較(bgez、bgtz、blez、bltz) 整数は2つのレジスタを比較して分岐します(beq、bne) 整数2つのレジスタを比較してトラップ(teq、tge、tlt、tne) 整数比較レジスタと即値およびトラップ(teqi、tgei、tlti、tnei) それは単に、ハードウェアが実装でどのように見えるかにかかっています。MIPS-Vマニュアルから、68ページに参​​照されていない引用があります。 条件分岐は、条件コード(x86、ARM、SPARC、PowerPC)を使用するのではなく、(PA-RISCとXtensa ISAで行われるように)2つのレジスタ間の算術比較演算を含めるか、1つのレジスタのみをゼロと比較するように設計されました( Alpha、MIPS)、または2つのレジスター(MIPS)。この設計は、比較と分岐の命令tsを通常のパイプラインに結合し、追加の条件コード状態や一時レジスタの使用を回避し、静的コードサイズと動的命令フェッチトラックを削減するという観察に基づいています。もう1つのポイントは、ゼロとの比較には重要な回路遅延(特に、高度なプロセスでのスタティックロジックへの移行後)が必要であるため、算術マグニチュードの比較とほぼ同じくらいのコストがかかるということです。融合比較分岐命令の別の利点は、分岐がフロントエンド命令ストリームの早い段階で観察されるため、より早く予測できることです。同じ条件コードに基づいて複数の分岐を行うことができる場合、条件コードを使用した設計にはおそらく利点がありますが、このケースは比較的まれであると考えています。 MIPS-Vドキュメントは、引用されたセクションの作成者にヒットしません。皆様の時間とご配慮に感謝いたします。

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BIOSのROMチップがCMOSテクノロジーを使用して作られていないのはなぜですか?
BIOS / CMOSのコンピューターハードウェアコースを読んでも、BIOSのROMチップがCMOSテクノロジーを使用して構築されていない理由、およびそれを「CMOS」と呼ばれる別のチップに接続して、構成情報。 これは講義ノートからです: プログラムはシステムBIOSチップに保存され、変更可能なデータはCMOSチップに保存されます ハードウェアのCMOSグループ:一般的で必要なハードウェア(変更される可能性があります– RAM、ハードドライブ、フロッピードライブ、シリアルおよびパラレルポート) BIOSはフラッシュメモリに格納されており、CMOS MOSFETテクノロジは他の実装と比較して消費電力が少ないことを知っています。 他のストレージデバイスのように、CMOSを使用しないのはなぜBIOS ROMだけなのですか?正確には何が利点ですか?また、BIOS構成情報を「CMOSチップ」ではなく独自のROMチップに保存できないのはなぜですか。

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レトロなコンピュータースクールプロジェクトのCPU
私はITスクールの学生です。私たちは、1年生に舞台裏でどのように機能するかを示すために使用できるプロジェクトを考えています。最終的にはレトロなコンピューターを作ることを考えました。 私はZ80プロセッサに関して多くのことを読みましたが、私はもっと強力なものが必要だと私は推測します。ARMは多くのドキュメントを見つけることを考えると適切な選択かもしれませんが、アーキテクチャについてはまだ疑問に思っています。いくつかの特別なニーズも確立しました: より多くのRAMが必要な場合の外部アドレスバス > 50Mhz 16または32ビット BGA / QFNパッケージなし FPGAボードなし シリアルインターフェース(?) 予算が限られているため、高すぎない P8X32A-D40は優れたCPUのように見えますが、必要なRAMの量(32k)が不足しているので、1MB以上のようなものをもっと考えていました。多分eZ80は検討する価値があります。あなたのような実験的な人々からの回答をお願いします。 ありがとうございました。 編集:ニーズを満たすために回答を受け入れましたが、プロジェクトへの参加を希望する学生のチームとの選択について話し合う必要があるため、質問は他の提案に未解決のままです。

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マイクロコントローラアーキテクチャを学ぶ必要があるのはなぜですか?[閉まっている]
休業。この質問は意見に基づいています。現在、回答を受け付けていません。 この質問を改善してみませんか?この投稿を編集して、事実と引用で回答できるように質問を更新してください。 3年前休業。 私は最近、自動車診断関連の電子機器を製造する小さな会社で働き始めました。50代半ばの私の上司は、8051デリバティブを使用していて、彼らが仕事をしていたと言いました。今日も8051が人気があるかどうかを調べるために、Googleを検索しました。そしてQuoraで、私はこれらを見ました: ...それはおそらく最も単純なMCUアーキテクチャです。すべての周辺機器は必要最低限​​のバージョンのようです。タイマー、クロッキング、UARTなどの私の概念はかなりクリアされました!そして、私は他のアーキテクチャを高く評価し始めました-私は実際にその違いを理解したからです。 ...明らかに、その単純さのため、製品を開発するためにどの業界でも使用されません... しかし、なぜ?これまでのところ、少なくとも学生としては、建築に手を加えることなく、多くのことをしてきました。私は幸いにもCでコード化し、さまざまなプロトコル(SPI、I2Cなど)で他のICに接続されたLCD周辺機器を使用しました なぜ、リアルタイムおよびタイムクリティカルなアプリケーションの限られた分野を除けば、マイクロコントローラーのアーキテクチャに悩む必要があるのですか?

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32ビットALUは実際には32個の1ビットALUを並列で実行しているだけですか?
私は、32ビットALUを表すことが想定されている、この画像が見つかったコンピュータ組織の高い評価を得ているテキストを読んでいます。 このテクノロジーは実際にどのように行われているのですか?1ビットALUがたくさんあるので、64ビットALuは64個の1ビットALUで並列になりますか?これが実際にCPUが構築されている方法であると疑っている人がいますが、もっと確認したり教えたりできますか?
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