MAJORITYの回路の最小ツリー幅

MAJを計算するための上の回路の最小ツリー幅は？ $\{\wedge,\vee,\neg\}$

ここでMAJ 1つのIFFその入力の少なくとも半分である出力。 $:\{0,1\}^n \rightarrow \{0,1\}$ $1$

私は回路のサイズ（多項式である必要があります）だけを気にし、入力ゲートのファンアウトは任意である可能性がありますが、入力は1回だけ読み取る必要があります（これは回路のツリー幅に重大な影響を与えます-分岐MAJからのバリントンの定理から得られたプログラムは、スキュー回路として解釈されますが、助けにはなりません）。そしてもちろん、ツリーの幅が最も重要です。深さやその他のパラメーターは気にしません。 $\in$ $\mathsf{NC}^1$

MAJの一般的な回路には次のものがあります。

ウォレスツリー回路（egTheorem 8.9 ここで行わMAJに3対2トリックを使用）？ $\mathsf{NC}^1$
ヴァリアントのモノトーン MAJための回路（例えば定理4 こちら） $\mathsf{NC}^1$
$\log^{O(1)}{n}$ Batcherソートなどの深さソートネットワーク
AKS選別ネットワーク

それらのいずれかが境界または多対数のツリー幅を持っていますか？

または実際、

MAJにはバウンドツリー幅回路がないと信じる理由はありますか？

JansenSarmaを介した読み取り1回の規定がない場合でも、有界ツリー幅回路で計算されるすべての関数は回路で計算できることに注意してください。したがって、このような回路ファミリの妥当性は、1回限りの回路の場合、この限界をさらに厳しくすることができることを示します。 $\mathsf{NC}^1$

— サミD
ソース

なぜ言語にとってこれが簡単ではないのですか？私が見る限り、式（つまり、ツリー）のツリー幅はですか、何か不足していますか？

{N C}^{1}

$\mathrm{NC}^1$

1

$1$

— エミルイェジャベク3.0 14年

OPは、同じ変数に対応する数式ツリーのすべてのリーフを識別し、サイクルを作成すると思います。

— サショニコロフ

大多数の回路は、ツリー幅O（log n）で実装できます。この回路は、一度に1つの入力ビットを読み取り、入力が1の場合にのみO（log n）ビットの数値に1を加算するオンラインアルゴリズムをシミュレートします。回路の深さはO（n）であることに注意してください。（arxiv.org/pdf/1404.5565v1.pdf）の図1を参照してください。Sasho Nikolovが指摘したように、同じ入力変数に対応するノードを識別する必要があるため、小さな深さの回路は必ずしも小さなツリー幅ではありません。

— マテウスデオリヴェイラオリヴェイラ14年

@MateusdeOliveiraOliveiraあなたが指摘する構造は素晴らしく、シンプルで、ほとんど私が必要とするものです。私が本当に必要なのは、制限されたツリー幅で機能する構造です（または、それが不可能な理由を示しています）。他の回答があるかどうかを確認するために数日待機します-それ以外の場合（コメントを回答に変換する場合）、承認します。

— SamiD 14年

@SamiDこのコメントを回答に拡張しました。それはあなたが尋ねたものの半分に過ぎないので、私は以前答えとして投稿していませんでした。

— マテウスデオリベイラオリベイラ14年

回答:

サミールの質問の半分に答えます。

ましょう DAGことが頂点の2つのサブセットである。我々は、によって表す内のすべてのエッジの集合内の1つのエンドポイントとおよび他の終点。もし $G=(V,E)$ $V_1,V_2\subseteq V$ $G$ $E(V_1,V_2)$ $G$ $V_1$ $V_2$ $\omega = (v_1,...,v_n)$ $G$

o w (G, ω) = max_{i} | E ({v_{1}, . . ., v_{i}}, {v_{i + 1}, . . ., v_{n}} |

$\mathbf{ow}(G,\omega) = \max_{i}\; |E(\{v_1,...,v_i\},\{v_{i+1},...,v_n\}|$

ω

$\omega$

G

$G$

o w (G) = min_{ω} o w (G, ω),

$\mathbf{ow}(G) = \min_{\omega}\; \mathbf{ow}(G,\omega),$

G

$G$

G

$G$

c w (G)

$\mathbf{cw}(G)$

G

$G$ 、順序がトポロジであるかどうかに関係なく。次の不等式のシーケンスがあります：ここで及びそれぞれpathwidthのツリー幅である。

t w (G) \leq p w (G) \leq c w (G) \leq o w (G),

$\mathbf{tw}(G) \leq \mathbf{pw}(G) \leq \mathbf{cw}(G)\leq \mathbf{ow}(G),$

p w (G)

$\mathbf{pw}(G)$

t w (G)

$\mathbf{tw}(G)$

G

$G$

オンライン幅でビットのMAJORITYを計算できるため、ツリー幅で計算できると主張してい。この回路は、一度に1つの入力ビットを読み取り、場合にのみビットでカウンターにを追加するオンラインアルゴリズムをシミュレートします。最初に、カウンターは初期化され $n$ $O(\log n)$ $O(\log n)$ $b$ $b$ $O(\log n)$ $b=1$ $0$ 。最後に、カウンタの値がn / 2より大きい場合にのみ、回路は受け入れます。カウンタレジスタに1を追加する回路ADDのゲートは、この回路がキャリーオン操作を実装するだけでよいため、一定のオンライン幅を持つようにトポロジ的に順序付けできることがわかります。全体の回路は、一連の回路であり、の出力は入力に接続され、の出力はCOMPの入力。ここで、すべてのゲートがゲートとすべてのゲートの前に現れるように、総回路をトポロジー的にすると $C=(ADD_1,ADD_2,...,ADD_n,COMP)$ $ADD_i$ $ADD_{i+1}$ $ADD_n$ $C$ $ADD_i$ $ADD_{i+1}$ $ADD_n$ はCOMPのゲートの前に表示され、このトポロジの順序はオンライン幅ます。この構造は、対数オンライン幅で確率増幅を行うことができることを示すために、私の論文の図1に示されています。 $O(\log n)$

Obs：回路Cの深さはです。 $O(n)$

— マテウス・デ・オリベイラオリベイラ
ソース

副次的な発言として、パスではなくバイナリツリー（ルートでの出力）として同じ回路を実行すると、ツリー幅O（log n）および深さO（log n）の回路が得られます

— daniello 14年

加算器ごとに深さO（log n）が必要になるため、ツリーへの直接変換では深さO（（log n）^ 2）が得られるようです。しかし、ツリー幅がO（log n）になることは事実です。

— マテウスデオリベイラオリベイラ14年

もちろん、あなたは正しいです、ありがとう！追加がDNFとして実装される場合、ツリー幅と深さO（log n）が得られますが、サイズはです。

O (n^{3})

$O(n^3)$

— daniello

加算器をDNFとして表現することは、各変数が（一見多項式で）多くの節で共有されるため、ツリー幅を潜在的に増やすことができるということです。深さをO（log n）に減らすという提案は、一定の深さと対数ツリー幅でO（log n）ビットを使用して2つの数値の加算を実行できることを示すことができれば機能します。

— マテウスデオリベイラオリベイラ14年

まあ-上の任意のブール関数のための入力ビットと出力ビットDNFは、深さがある、サイズ、およびツリー幅入力+出力ゲートの葉に独立したセットを削除以来...

a

$a$

b

$b$

2

$2$

2^{a} + a + b

$2^a + a + b$

\leq a + b

$\leq a+b$

— ダニエル14年

質問の残りの半分に答えます-これは、一定のツリー幅の下限の証明スケッチです。境界は、回路のサイズやその他の側面に依存しません。引数の残りでは、は回路、はのツリー幅、は入力ゲートの数です。 $c \cdot \log n$ $c$ $C$ $t$ $C$ $n$

最初のステップは、有界なtreewidthのグラフに平衡セパレーター補題を使用することです。回路のゲート（入力ゲートを含む）は、ように3つの部分、、およびに分割できますおよびと両方が少なくとも入力ゲート、およびと間にアーク（ワイヤ）はありません。 $L$ $R$ $S$ $|S| \leq t+1$ $L$ $R$ $n/3-|S|$ $L$ $R$

残りの証明では、使用する回路の唯一の特性はこの分割です。したがって、実際には、証明は上記のようにバランスの取れたセパレータサイズに下限を与えます。 $S$

有するハンドでは、我々は、回路構成から以下のように各ゲートのためのにおける 2つのゲートを作るおよび、そして作るおよびに飼料を。からつながるすべてのワイヤに対して、代わりにに入れます。からつながるすべてのワイヤに対して、代わりにに入ります。LET $(L,S,R)$ $C'$ $C$ $g$ $S$ $g_L$ $g_R$ $g_L$ $g_R$ $g$ $g$ $L$ $g_L$ $g$ $R$ $g_R$

S^{'} = {g, g_{L}, g_{R} : g \in S} .

$S' = \{g, g_L, g_R : g \in S\}.$

それぞれについて、にassingments出力1入力ゲートに（）割り当てが行った場合に回路作る（b）は入力ゲートのセットに割り当て出力真とを全てゲートは推測通り。これらの回路を、、 forます。回路自然に2つのサブ回路およびに分割されるため、はの入力ゲートのみに依存し、は次の入力ゲートのみに依存することに $2^{|S'|}$ $S'$ $C'$ $S'$ $C_1$ $C_2$ $C_3 \ldots C_x$ $x \leq 8^t$ $C_i$ $C_i^L$ $C_i^R$ $C_i^L$ $L \cup S'$ $C_i^R$ $R \cup S'$ 、および入力ゲートへの割り当てについては、です。 $C_i = C_i^L \wedge C_i^R$

入力ゲートへのすべての割り当ては、で何が起こるかについての推測と一致するため、ます。したがって、ANDゲート番号それぞれおよびの出力が供給されるAND （fanin）のOR（fanin）として回路をました。 $S'$ $C' = C_1 \vee C_2 \vee C_3 \ldots \vee C_x$ $C$ $8^t$ $2$ $i$ $C_i^L$ $C_i^R$

してみましょう最上位のANDゲートの集合とします。最初にことを証明します。これにより、単純な下限が得られます。その後、より良い限界を証明します。 $Z$ $2^{|Z|} \geq n/3-|S|$ $\log \log n$ $t$

と仮定します、そのWLOG仮定より少ない入力ゲート含ま。次に、と両方が少なくとも入力ゲート。ピジョンホールの原理により、2つの異なる番号とがあり、の入力ゲートに2つの異なる割り当てがあり、1つはゲートをtrueに設定し、1つはを設定して、回路、すべて同じものを出力します。しかし、入力ゲートへの割り当てが存在します $2^{|Z|} < n/3-|S|$ $L$ $R$ $L$ $R$ $n/3-|S|$ $i$ $j$ $L$ $i$ $j$ $C_1^L$ $C_2^L \ldots C_x^L$ $R$ 多数決出力FALSEがあれば、そのようなことをにあるゲート trueに設定され、多数決出力場合はTRUE中にゲート trueに設定されています。これは矛盾であるため、ツリー幅が少なくともであることを意味し。 $i$ $L$ $j$ $L$ $2^{|Z|} \geq n/3-|S|$ $\log \log n$

より良い境界を表示するようになりました：。はよりも少ない入力ゲートが含まれているとwlogを想定しています。次に、LとRの両方が少なくとも入力ゲート。への「すべて偽」の割り当てを考えます。ましょう入力ゲートの最小数であるのすべてのことを考えると、真ようMAJ出力TRUEに設定する必要があり偽に設定されています。 $|Z| \geq n/3-|S|$ $L$ $R$ $n/3-|S|$ $L$ $r$ $R$ $L$

設定以来、全て偽へと正確に入力ゲート真なる多数決出力するいくつかが存在しなければならないよう出力TRUE、これはWLOG。未満の真の入力ゲートを持つへのすべての割り当てでは、をfalseに設定する必要があります。入力ゲートをtrueに設定し、入力ゲートをtrue に設定すると、MAJORITY出力がになるため、ゲートをtrue に設定すると、少なくとも1 $L$ $r$ $R$ $1$ $i$ $C_i^L$ $C_1^L$ $R$ $r$ $C_1^R$ $1$ $L$ $r-1$ $R$ $1$ $1$ $L$ $C_i^L$ はに対して真です。wlogと仮定できます。次に、最大入力ゲートをtrueに設定するへのすべての割り当てで、をfalseに設定する必要があります。このように、この引数を回繰り返すことができます。しかし、これは、下限を与え。 $i \neq 1$ $i=2$ $R$ $r-2$ $C_2^R$ $r$ $|Z| \geq r \geq n/3-|S|$ $c \cdot \log n$ $t$

[私はこのスケッチが場所で少し手波状になることを知っています、何かが不明瞭であるかどうか尋ねてください...]

— ダニエロ
ソース