高周波基板設計の「落とし穴」とは何ですか？

アナログループコントローラー用のPCBを設計したいのですが、A / D、D / A、およびプロセッサーを搭載したものを使用します。（DSPでもFPGAでも、私は決めていません。）これはアナログ信号を10 kHzで変調する必要があるため、非常に高速なプロセッサである必要があります。

私が理解していることから、150 MHz以上で動作するプロセッサ用のボードの設計は、RFの問題のために非常に難しい場合があります。そのようなボードを設計する際に提供できるアドバイスは何ですか？レイアウトに起因するどのような問題が発生する可能性がありますか？このための知識ベースを持つ優れたオンラインリソースはありますか？

ありがとう。

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キーポイント：

• 回路の主な決定要因は、ロジックの立ち上がり時間です。遅いクロックレートで動作している場合でも、高速エッジは問題を引き起こす可能性があります。
• システムの最大立ち上がり時間により、回路の重要な長さがわかります。基本的に、回路の長さにわたる信号の伝播遅延が信号の立ち上がり時間よりも長い場合、設計の高周波の側面について心配する必要があります。
• クリティカルな長さが回路レイアウトよりも短いことが判明した場合は、インピーダンス制御レイアウトを使用する必要があります。これも：
  • 回路に定義された特性インピーダンスを与えるためのトラックジオメトリ（トラック幅とグランドプレーン上の高さ）。
  • ラインの特性インピーダンスでドライバーおよび/または受信機を終端します。

グランドと電源プレーン全体を使用します。バイパスキャップはインダクタンスによって制限されます。インダクタンスは、ほとんどがパッケージサイズ、トレース、およびビアによって決まります。そのため、使用できる最小のパッケージサイズを選択し、予算を損なわない最大の容量を選択してください。より多くのバイパスが必要な場合は、パッケージサイズを1つまたは2つ上げて、そのパッケージで最大の静電容量を取得します。キャップをグランド/電源プレーンに接続する場合、各パッドの両側に2つのビアを使用します。ビア+キャップは、Hのように見えます。

プレーンを分割すると、アナログセクションとデジタルセクションを分離できます。 信号トレースで分割面を横切らないでください!!! 信号をボードの端から離してください。クロストークを防ぐために、信号を少なくともトレース幅の2倍離してください（ここでシミュレーションが役立ちます）。ノイズの多い信号（クロックなど）または非常に敏感な信号（アナログ入力など）から5倍のトレース幅の信号を離してください。必要に応じて、ノイズの多い/敏感な信号の周りに接地されたガードトレースを使用します。ノイズの多い/敏感な信号のあるビアやスタブは避けてください。

理想的には、コネクタの信号ごとに1本のアース線を提供します。コネクタ信号はEMIを吐き出したいため、終端します。ワイヤの周りのフェライトビーズは、コネクタのノイズにも役立ちます。信号がコネクタの下に入らないようにしてください。

グランドプレーンを使用すると、明確に定義されたインピーダンスを持つマイクロストリップトレースを作成できます。トレースが長い場合は、終端抵抗を使用することもできます。一般的な経験則では、立ち上がり時間のnSごとに、終端抵抗なしで2.5インチまで行けると思います。

IBISシミュレーションを使用して、終端抵抗が必要かどうかを判断します。最近のFPGAには、この種のことに対して素晴らしい仕掛けがあります。「デジタル制御インピーダンス」（ザイリンクスの技術用語）を使用しても、出力ドライバーの強度を制御できます。IBISシミュレーションは、適切なドライブ強度を計算するときにも役立ちます。

ハワード・ジョンソン博士の高速デジタルデザインニュースレターの膨大なリストをご覧ください。本当に素晴らしい。 http://www.sigcon.com/pubsAlpha.htm

高速レイアウトについてはほとんど知りません。しかし、私が聞いた3つの一般的なことは、信号トレースの直角を避け（反射を引き起こす）、できるだけ多くの回路上にグランドプレーンを置き、同様の信号タイプを持つようにボードを分割します（低-高速デジタル、高速デジタル、アナログ）をさまざまなエリアに移動し、干渉を最小限に抑えるためにグランドプレーンに「チョークポイント」を配置します。

優れたオンラインリソースについては、検討しているDSPまたはFPGAのデータシートとアプリノートに役立つヒントがあると思います。ザイリンクスには良いものがあったことを覚えています。

直接尋ねた質問ではなく、アプリケーションに対処するには（他の回答でこれについて話しました）：

ループコントローラーの10 kHz DSPは速すぎません。（モーターコントローラーには5または10kHzの制御ループを使用します）まともなデバイスでは、必要に応じて40-80MHzのクロック周波数でそれを処理できるはずであり、DSPの新しいシリーズの素晴らしい点はマイクロコントローラーは、フェーズロックループ（PLL）クロック逓倍器を使用して内部でクロック周波数をブーストするため、外部では実際に高速の信号を必要としません。TIのTMS320F28xxシリーズDSP（28044および28235を参照）には5x PLL（0.5xから5xのハーフステップ）があるため、20MHzの水晶で100MHzのクロックを取得できます。

デジタル側では、最も注意する必要があるのは、プロセッサにしっかりした電源とグランドプレーンのペアを提供し、プロセッサの電源ピンのできるだけ近くにバイパスコンデンサを追加することです。また、0.1uFのコンデンサーをたくさん振りかける代わりに、さまざまな0.1uF、0.01uF、0.001uFのコンデンサーを使用します。0.1uFコンデンサはより多くの電荷を供給しますが、寄生インダクタンスは0.01uFまたは0.001uFコンデンサで見られるよりも低い周波数で作用します。後者の2つはそれほど多くの電荷を供給しませんが、より高い周波数へのバイパスキャップとして適切に機能します。ボードの設計は機能していましたが、DSPのA / Dコンバーターで中程度のノイズがありました。

アナログからデジタルへの変換は、システムの最も弱い場所になるでしょう。おそらく、デジタルシステムを正常に機能させるために一生懸命働く必要はないでしょう。ただし、注意しない限り、ADCのノイズ性能は平凡です。（個人的にこれに対処した経験があまりないのではないかと心配しています。当社の他のエンジニアがレイアウトを処理しているので、私が言っているのは中古です。）接地面の処理方法は、 2つの個別のアプローチ：システム全体で1つの巨大なグランドプレーンを使用するか、ADCで接続された2つの個別のグランドプレーン、1つのアナログ+ 1つのデジタルを使用するか-前者は8-10ビットシステムで問題ありません。回路のデジタル/アナログ領域を分離することは、より高いビットカウント（16ビット以上）に到達する場合により重要です。

ボード層の数を削らないでください。グラウンドプレーンと電源プレーンは友達です。

アマチュア無線で読むか、助けてくれるエクストラクラスオペレーターを見つけてください。これらの問題は、ずっと高い周波数で常に対処しています。また、ほぼすべての機器でDSP処理を使用しています。AARLの教育資料をオンラインまたはQRZでお試しください。問題を修正するのはそれほど難しいことではありませんが、注意が必要な問題領域はたくさんあります。
73、KF7BYU

すでに述べたように、PLLを備えた高速プロセッサを使用しても、ボードには10kHzの信号と12MHzの水晶発振器（CPUの近く）のみを使用できます。これをレイアウトすることは問題になりません。

多くの人々（私も含む）は、ARM7TDMI（私の場合はSPI接続のSDカードからストリーミング）で48kHzのステレオオーディオ出力を行いました。RAMから実行されている50MHz ARM7上のソフトウェアでmp3デコードを見たことさえあります（Flashで作業している場合、待機状態になることがあります）。

mbed LPC1768ボード（100MHz、超高速ADC / DACおよびPWMオンチップ、安価：50€）を購入してプロトタイプを作成することもできますか？これで十分でない場合にのみ、他の（よりコストが高く、困難な）もので遊んでください。