カスタムASICの作成にかかる費用はいくらですか？

私はいくつかのASICメーカーのウェブを閲覧しましたが、実際の数は見つかりませんでした。私はマスクなどの作成に関連する固定費があり、それから単位あたりの費用があると思います。

注： ASICを実際に作成したくないので、興味があります。

私は少し前にASICを調べましたが、私が見つけたものは次のとおりです。

誰もが「ASIC」という言葉の定義を変えています。FPGA変換、「通常」のASIC、および「フルカスタム」の3つのカテゴリがあります（非常に大まかに）。予想どおり、これらは価格の上昇とパフォーマンスの向上の順です。

これらが何であるかを説明する前に、チップの製造方法を教えてください...チップには4〜12+の「レイヤー」があります。下の3層または4層には、トランジスタと基本的な相互接続性が含まれています。上部のレイヤーは、ほとんどすべてのものを接続するために使用されます。「マスク」は、PCBのフォトエッチングで使用される透明度に似ていますが、ICレイヤーごとに1つのマスクがあります。

ASICの作成に関しては、マスクのコストは莫大です。マスクのセット（8層、35〜50 nm）で100万米ドルを実行することは珍しくありません。そのため、ほとんどの「安価な」ASICサプライヤがマスクのコストを抑えるために非常に一生懸命努力していることを知っていても、驚くことではありません。

FPGA変換： FPGAからASICへの変換を専門とする会社があります。彼らがやることは、やや標準的または固定の「ベース」を持ち、それをカスタマイズすることです。基本的に、チップの最初の4層または5層は、すべての顧客で同じです。一般的なFPGAに似たロジックが含まれています。「カスタマイズされた」バージョンには、ルーティングのためにその上にいくつかの追加レイヤーがあります。基本的には、それらのロジックを使用していますが、自分に合った方法で接続します。これらのチップのパフォーマンスは、最初に使用したFPGAよりも30％高速です。「その日」に戻ると、これは「ゲートオブシー」または「ゲートアレイ」チップとも呼ばれます。

長所：NREが低い（35,000米ドルが最も低い）。最小量が少ない（10,000個/年）。

短所：チップあたりのコストが高い-多分FPGAのコストの50％。他のソリューションに比べてパフォーマンスが低い。

「通常の」ASIC： このソリューションでは、ゲートレベルまでの設計を行っています。VHDL / Verilogを取得してコンパイルします。個々のゲートの設計は、チップ製造業者によって承認されたゲートとデバイスのライブラリから取得されます（したがって、プロセスで動作することがわかっています）。あなたはすべてのマスクなどに支払います

長所：これは、世界のほとんどのチップです。パフォーマンスは非常に良好です。チップあたりのコストは低いです。

短所：このためのNREは50万米ドルから始まり、そこから急速に上昇します。単純なねじ込みには多大な費用がかかるため、設計検証は非常に重要です。NRE +最小注文数量は通常約100万米ドルです。

フルカスタム： これは通常のASICと似ていますが、トランジスタレベル（またはそれ以下）まで設計できる柔軟性があります。アナログ設計、超低消費電力、超高性能、または通常のASICで実行できないことを行う必要がある場合は、これが最適です。

長所：これを行うには、適切に行うために非常に専門的な才能のセットが必要です。パフォーマンスは素晴らしいです。

短所：通常のASICと同じ短所ですが、それだけです。何かを台無しにするオッズははるかに高いです。

これをどのように進めるかは、実際にどの程度の作業をしたいかによって異なります。TSMCやUMCのような会社にデザインファイルを提供するのと同じくらい「単純」で、ベアウェーハを返します。次に、それらをテストし、切り離し、パッケージ化し、おそらく再テストし、最後にラベルを付ける必要があります。もちろん、その作業の大部分をあなたのために行う他の会社がありますので、戻ってくるのは、PCBに置く準備ができているテスト済みのチップだけです。

この時点で、まだASICがやりたいことのように思える場合、次のステップは、企業向けのグーグルを開始し、彼らと話し合うことです。これらの会社はすべてわずかに異なるため、我慢できる限り多くの会社と話をするのは理にかなっています。彼らはまた、次のステップが彼らと話すことを超えていることをあなたに伝えることができるはずです。

IBM、ONsemi、STMicroなどのサードパーティ製のプロセスを検討している場合、ASICを作成するには2つの主要な方法があります。1つ目はファウンドリ（メーカー）と直接やり取りする方法で、2つ目は小規模な注文を処理するグループ。

メーカーと直接やり取りする場合、通常は特定のチップの生産を購入します。これにより、レチクルの複数のコピーを持つ複数のウェーハが得られます。通常、レチクルは約15〜20mm ²です。そのスペースに好きなものを置くことができ、その後、ウェーハを個々のデザインに分割します。単一のチップの生産を行う場合、デザインはここに並べられます。この価格はわかりませんが、おそらく次のようになります：、ここでマスクはコストの大部分を占めます。最新の40nmプロセスでは、コストは約200万ドルから始まると推定します。$Cost = Masks + N \times Wafers$

大量を探していない場合、または設計のプロトタイプを作成したい場合は、1枚または2枚のウェーハ用に鋳造工場からランを購入し、レチクル内のスペースを売り切る会社があります。MOSISとCMPの 2つの主要企業があります。彼らは、1枚または2枚のウェーハとマスクセットのみを購入する予定であるため、生産コストは基本的に固定されています。通常、価格はデザインのサイズ（mm ^2）に基づいています。MOSISは料金を公表しませんが、CMPの最も安い料金は0.35ミクロンプロセスで650ユーロ/ mm ²です。自明ではない設計では、おそらく40チップで3000ドル以上かかります。フィーチャサイズが細かいほど、マスクを作成するのに費用がかかります。

考慮すべきもう1つの項目は、ICの設計と検証に必要な設計ソフトウェアは、大学の環境からやっていない限り、安くはないということです。

チップの作成が非常に高価であることは事実ですが、TSMCや他のファブは、多くの人々の多くのデバイスをダイに搭載して価格を大幅に下げる「シャトルサービス」を提供します。会社がそのデバイスのサンプルを1500ドルで入手していると聞いたことがありますが、これは代替案を検討すると非常に低い価格です。何よりも先に、FPGAに可能な限り実装して、ロジックが正しいことなどを確認することをお勧めします。

こちらをご覧ください：http : //www.tsmc.com/english/dedicatedFoundry/services/cyberShuttle.htm

これを追加したかっただけです：

http://cmp.imag.fr/products/ic/?p=prices <-現在の価格表のmm ^ 2あたりのCMP価格は、MEMSCAPおよびTriQuintを除く25個のベアダイ用です。

0.35u（350nm）CMOS C35B4C3 asicはたった650ユーロ/ mm2（3）で入手できますが、出荷価格はかなり高く（最大100ユーロ）、パッケージ化する場合は追加料金を支払う必要があります君は。

スケールのもう一方の端では、3 mm ^ 2未満の場合、わずか15000ユーロ/ mm2で28nm CMOS CMOS28LPを取得できます（1）。

現在、2018年末までに、企業はプラットフォーム「Itsy-Chipsy」（ソフトウェアツールコレクションとファブサービスを想定）に取り組んでおり、1400ゲートに適合する350x350umサイズで約400ドルで 2つのプロトタイプチップを生産しています。領域サイズをさらに4で除算して170x170umまで下げると、コストは約100ドルになります。

100ドルの価格は、MOSISによる2x2mmチップの価格を16で割った後、4で割った価格に基づいています。上記のhackadayページのコメントには詳細が記載されていますが、詳細はまだ解明されていません。彼らはファブを訪れ、今年、クラウドファンディングキャンペーンを開始すると主張しました。これは、2x2mmサイズのチップのMOSISでは、40個のチップを入手するのに5000ドルかかることを意味します。

すばらしい点の1つは、ngspice.sourceforge.net、opencircuitdesign.com qflowとmagic、clifford.at yosysのすべてのオープンソースツールを使用することです。これらのツールをライブラリでどのように使用できるか、そして何が必要かはわかりませんが。それがどのように機能するかを見るのは興味深いでしょう。

pdfファイルの 9月18日のCMP MPW価格リストを見ると：.35um CMOS C35B4C3プロセスでは、mm ^ 2あたりの価格は650ユーロで、請求される最小面積は3.43mm ^ 2です。25個のベアダイで約2230ユーロです。この数字は、今日の現実です。

2016年のimecのnmi.org.ukのスライドデッキは、0.18umのMPWの例が、最初のウェーハの最小25mm ^ 2面積で40ダイで25,000ドルかかることを示しています。追加の40個のダイはそれぞれ2000ドルかかります。

プレゼンテーションには専用マスクのコストも示されています。同じ例では、14枚のウェーハの最初のロットは14x2945ダイで134,000ドルかかります。また、2945個のダイを追加するたびに1000ドルかかります。ダイごとの追加コストは0.34ドルです。この134,000ドルの数字は、言及した他のいくつかの回答の100,000ドルの数字とよく一致しています。

bitcoin.orgの2013年のスレッドは、「なぜasic開発コスト> 1Mであるか」というタイトルでいくつかの数字を共有していました。 10万個のチップ+検証および検証ハードウェア用に25万ドル。[2]アバロンビットコインマイニングチップのコストは、予約注文のボリュームに基づいて推測された場合、おそらく合計で約40万ドルです。[3]ビットコインマイニングのその他の一般的な数値は、2013年時点で130nmで約150k USD、110nmで200-300k USD、65nmで約500k USDです。

カスタムASICは気弱な人向けではないと最初に述べておきます。カタログ部品は十分に悪いです。参考までに、TSMCの2010年頃の0.18um BiCmosプロセス用の単一マスクは約25,000ドルでした。

ケーススタディ：私は顧客向けに半カスタムの降圧レギュレータチップに取り組みました。私の会社はフォーチュン100半導体メーカーです。

少なくとも200万ドルの出荷を期待して、20万ドルのNREなどを請求しました。顧客は、デバイスの最大コストを特定の価格帯に設定し、それを超えると別のソリューションを使用します。また、しばらくすると、デバイスはその顧客専用ではなくなります。

スラムダンクで、既存のIPを単にコピーして貼り付け、それに合わせてデザインを変更するだけだと考えました。残念ながら、ファブ、アセンブリ、認定、テスト、特性評価、設計、およびアプリケーションに問題があり、デバイスの再設計が必要になりました。

2回目のラウンドで問題はありませんでしたが、顧客は以前にカスタムASICを実行したことがなく、優れた仕様を持たず、何が入っているのかを本当に知りませんでした。私たちは基本的にシステム全体を統合しました。なぜなら、彼らは命を救うためにPCBを構築できなかったからです（熱、パッケージ選択、emi ...）

選択肢は、FPGA変換を行うことです。アルテラとザイリンクスの両方がそれを持っています。アルテラに行きます。価格は100米ドルです。

ASICデザインのロジックシミュレーションを行っていたとき、1つのASICデザインの最小サイズのバッチの価格として100,000ドル（米国）を聞いていましたが、それは約10年前で、おそらく1社だけでした。

これを見ましたか？ http://www.europractice-ic.com/ 完全な価格表があります：http : //www.europractice-ic.com/prototyping_minisic.php

また、追加のサービスを提供し、必要に応じてソフトウェアライセンスを提供します。

編集：PDFファイルへのリンクを削除し、すべての価格が記載されているページへのリンクを追加しました。

FPGAの使用を検討しましたか？FPGAを使用すると、独自のチップを作成することなく、チップ上のハードウェアコンポーネントを再編成できます。あなたが大学にいる場合、彼らは彼ら自身の小さなFABを持っている可能性があります。私が行った大学。もし彼らが多分あなたがFABを持っている大学の誰かと話をしてあなたにチップを作ってもらうことができるかどうかを確認できなければ、おそらくファウンドリよりも安いでしょう。