このような低いオペアンプ入力電流はどのようにして可能ですか？

オペアンプの入力電流が低いことを理解しています。それはそれらを定義する特性の1つです。しかし、LMC6001のデータシート（1つのウルトラでは不十分だったため、「ウルトラ、ウルトラロー入力電流アンプ」と呼ばれていました）を見て、どうすれば<censored>はこのような低い入力電流を得るのでしょうか？

LMC6001は、25°Cで最大25 フェムトアンペアの最大入力バイアス電流を要求しています。ピン間の定格入力オフセット電圧が10mVであるため、SOICパッケージの隣接する2つのピンである入力間の400GΩ抵抗に相当します。また、等価の入力対電力抵抗はさらに高くなります。

そして、コンパレーターを見ると、さらに印象的です。例えば取るTLV7211も小さいSC-70パッケージでありながら同等の入力入力し、入力対電力抵抗は、100TΩのオーダーです。これはどのようにしてPCBとパッケージを流れるリーク電流によって支配されないのですか？

入力インピーダンスを漏れ電流と直接比較することはできません。

$\Omega$

それらはMOSFETであり、ほぼゼロのゲートリークが完全に正常です。ほんの少しのゲート容量にわずかな電荷を加えるだけで、100年間不揮発性メモリに電荷を保存できることに注意してください。より印象的な成果は、そのリーク要件内であらゆる種類のゲート保護を提供することです。リークを最小限に抑えるために、巧妙なブートストラップ回路があるのではないかと思います。特許を検索して、関連するものが開示されているかどうかを確認できます（National Semiconductorの特許になります）。

FR4 PCBを使用するオプションがあります。これは、完全にきれいになっても完全ではありません（一部のフラックスで簡単に汚染されて、比較的大きな漏れが発生します）。ここでの問題のいくつかを説明した文書です。Bob Peaseにも、低リークを実現するためのヒントとコツがいくつかあったと思います。たとえば、低リークピンのPCBを完全に回避し、PTFE（テフロン）スタンドオフを使用できます。

それらは、CMOSトランジスタの適切な使用により、このような低い入力電流を得ます。速度には大きな妥協点があります。GHZ CMOSオペアンプは見つかりません。

PCBレイアウトでは、設計に2つのオプションを含める必要があります。入力ピン間のガードレールは、近くの電源レールからのリーク電流が出力にオフセットやノイズを引き起こすのを防ぎます。オプション2は、ボードのその部分でテフロンを使用し、ボードの細いストリップを配線することを意味します。入力に100メガオームの抵抗がある入力ピンは、隣接するPCBトレースとまったく接触していません。一部のテフロンポストは、100Mからギガオームの範囲の入力に対して、中央に錫メッキ線を使用しています。

ピコアンペアとピコボルトを測定するメーターは、このような回路トポロジーを利用しており、テフロンは最も厳しい要件に使用されています。別個のダストシールドとコンフォーマルコーティングにより、ダストと水分がノイズやオフセットエラーを引き起こすのを防ぎます。