終端抵抗器：必要ですか？

私が設計しているプロジェクトでは、IS42s32800（TSOP）SDRAMとLPC1788（QFP）マイクロコントローラーを使用しています。PCBには、最上層の信号層のすぐ下にグランドプレーンがあり、最下層の信号層のすぐ上にVDDプレーンがある4つの層があります。CPUとRAM間の平均トレースは60 mmで、最長のトレースは97 mm、クロックラインの長さは53 mmで、終端抵抗は実装されていません。私が興味を持っているのは、DRAMラインに終端抵抗を設けることが絶対に必要かどうかです。この設計はそれらなしでも機能しますか、それとも抵抗なしでそれを試してみてもわからないでしょうか？

周波数/立ち上がり時間と距離が問題を引き起こすほど高い場合、はい、終了する必要があります。

伝送線路モデル

最長97mmのトレースでは、おそらくそれらなしで逃げることができると思います（以下の計算結果が得られます）。結果からそれらが必要です。

この機能を使用できない場合は、SPICEを使用して大まかな計算を行うことができます。LTSpiceを
少し混乱させましたが、ここに結果があります（エラーが発生した場合は、お気軽に修正してください）

私たちが仮定する場合：

• RAM入力信号の立ち上がり時間は約2nsです
• PCBはFR4でErまたは〜4.1
• PCB銅の厚さは1オンス= 0.035mmです
• グランドプレーン上のトレース高さ= 0.8mm
• トレース幅= 0.2mm
• トレース長= 97mm
• RAMデータ入力は5pFと並列に10kΩです（データシートからの容量、何も与えられていないため、典型的なLVTTL入力に対して抵抗を選びました-データシートはかなり悪いです、たとえばp.21のリーク電流は10Aとして与えられます！？）
• ドライバーインピーダンスは100Ωです（データシート出力の高/低値と電流から取得-> Vh = Vdd-0.4 @ 4mA、したがって0.4V / 4mA =100Ω）

マイクロストリップモードに設定されたwCalc（伝送線計算ツール）を使用して、数値を打ち込むと、次のようになります。

• Zo =177.6Ω
• L = 642.9 pH / mm
• C = 0.0465 pF / mm
• R = 34.46mΩ/ mm
• 遅延= 530.4 ps

損失のある伝送線路要素を使用してこれらの値をLTSpiceに入力し、シミュレートすると、次のようになります。

上記の回路のシミュレーションは次のとおりです。

この結果から、100Ωの出力インピーダンスでは問題はないはずです。

興味深いことに、出力インピーダンスが20Ωのドライバーがある場合、結果はまったく異なります（50Ωでも0.7 Vのオーバー/アンダーシュートがあります。これは、リンギングを引き起こす5pF入力容量に一部起因することに注意してください。 2nsでのオーバーシュートは、静電容量[〜3.7V]がないと少なくなります。そのため、KortukはTLineとして扱わない場合でも、一括パラメーターもチェックすることを指摘しています。

経験則として、遅延時間（信号がドライバーから入力まで移動する時間）が立ち上がり時間の1/6を超える場合、トレースを伝送ラインとして扱う必要があります（1/8、 1/10と言います。これはより保守的です）0.525 nsの遅延と2 nsの立ち上がり時間で2 / 0.525 = 3.8（<6）になると、TLineとして扱う必要があります。立ち上がり時間を4ns-> 4 / 0.525 = 7.61に増やして、同じ20Ωシミュレーションを再度実行すると、次のようになります。

呼び出し音がはるかに少ないことがわかりますので、おそらく何もする必要はありません。

したがって、質問に答えるために、パラメータに近いと仮定すると、それらを省略すると問題が発生する可能性はほとんどありません-特に、LPC1788データシートよりも速い2nsの立ち上がり/立ち下がり時間を選択したためです（p.88 Tr min = 3 ns、Tfall min = 2.5 ns）
確かに、各ラインに50Ωの直列抵抗を付けても問題はありません。

集中定数モデル

上記のように、回線が伝送回線ではない場合でも、集中パラメーターによって呼び出し音が発生する可能性があります。Qが十分に高い場合、トレースLとレシーバーCが多くのリンギングを引き起こす可能性があります。
経験則では、完全なステップ入力に応答して、0.5以下のQは鳴りません。1のQは16％のオーバーシュートを持ち、2のQは44％のオーバーシュートを持ちます。
実際には、完全なステップ入力はありませんが、信号ステップにLC共振周波数を超える大きなエネルギーがある場合、リンギングが発生します。

したがって、20Ωのドライバインピーダンスの例では、ラインを集中回路として扱う場合、Qは次のようになります。

$Q = \dfrac{\sqrt{\dfrac{L}{C}}}{Rs} = \dfrac{\sqrt{\dfrac{62.36 nH}{9.511 pF}}}{20 \Omega} = 4.05$

（静電容量は5pFの入力容量+ライン容量-ライン抵抗は無視されます）

完全なステップ入力に対する応答は次のようになります。

$V_{overshoot} = 3.3 V \cdot e^{-\dfrac{\pi}{\sqrt{ (4 \cdot Q^2) - 1}} } = 2.23 V$

したがって、最悪の場合のオーバーシュートピークは3.3V + 2.23V =〜5.5Vになります

2 nsの立ち上がり時間の場合、立ち上がり時間のためにLC共振周波数とこれより上のスペクトルエネルギーを計算する必要があります。

リンギング周波数= 1 /（2PI * sqrt（LC））= 1 /（2PI * sqrt（62.36nH * 9.511pF））= 206MHz

$\dfrac{1}{2 \pi \cdot \sqrt{LC}} = \dfrac{1}{2 \pi \cdot \sqrt{62.36nH \cdot 9.511pF}}$

2 nsの立ち上がり時間は、（経験則）の「膝」周波数よりも低いエネルギーを持ちます。

0.5 / Tr = 0.5 / 2 ns = 250 MHz。これは上記で計算されたリンギング周波数を上回っています。

ニー周波数がリンギング周波数と正確に一致すると、オーバーシュートは完全なステップ入力の約半分になります。したがって、ニー周波数の約1.2倍で、おそらく約0.7の完全なステップ応答を見ています。

0.7 * 2.23 V =〜1.6 V

2 nsの立ち上がり時間でのオーバーシュートの推定ピーク= 3.3 V + 1.6 V = 4.9 V

$\dfrac{\sqrt{\dfrac{L}{C}}}{0.5}$

シミュレーション：

完璧なステップシミュレーション：

2 nsの立ち上がり時間シミュレーション：

解決策（100ΩRdrv + 60Ω直列抵抗= 160Ωの合計R1を追加）：

160Ωの抵抗を追加すると、0 Vのオーバーシュートが発生し、応答が著しく減衰することが予想されます。

上記の計算は経験則に基づいており、完全に正確ではありませんが、ほとんどの場合、十分に近くなるはずです。JonhsonとGrahamによる優れた本「High Speed Digital Design」は、これらの種類の計算やその他の優れたリファレンスです（上記と同様のNEWCOの例を参照してください。本）

アルテラは、このドキュメントでいくつかのタイプのSDRAMでの使用を推奨していますが、FPGAおよびSDRAMの内部終端を使用することで回避できます（提供されている場合）。SDRAMを搭載したFPGAボードには、接続に外部終端がなく、デバイスには内部終端がありません。理想的には使用されるように見えますが、実際には多くの場合、使用されません。あなたはそれで逃げるべきです。