レビューリクエスト：DIY DCから50MHzの差動オシロスコーププローブ

適切な差動プローブのコストを考えると、私は自分で作ることにしました。要件は次のとおりです。

• DC〜50 MHz 3db帯域幅
• 3V pk-pk〜300 V pk-pkのいくつかの選択可能な入力電圧範囲
• 1/500のコモンモード除去比よりも優れています
• 「十分な」雑音指数
• 地元の電器店の限られた部品で実現可能
• 手ではんだ付けされたコンポーネントを備えた、ホームエッチングされた両面PCBに適したレイアウト

私は高速アナログ回路の設計の経験がほとんどないので、概念設計に関する批判を含むフィードバックを受け取りたいと思っています。また、実装の特定の側面に関していくつか質問があります。

• 伝送信号が50 MHzにほとんど到達せず、ケーブルの長さが1 m未満である場合、同軸の両端に整合するインピーダンスなしで脱出できますか？スコープの端を50オームで終端するだけで（プローブの端で同軸を直接駆動する）、プローブの端で50オームの直列抵抗がスコープで見られる電圧を2で分割するので、私は好むでしょう。

• BJT電流源は、 50 MHzの高振幅（JFETゲートで3 V pk-pk）の信号を与えられた場合、一定の5 mAをシンクするのに十分高速ですか？

• 各JFETのソースと対応するBJTのコレクターの間にインダクタを追加することは、高周波で一定のJFETドレイン電流を確保する合理的な方法ですか、またはそのような回路は必然的に発振しますか？

• 私のPCBレイアウトはどれほど正気ですか、明白な欠点はありますか？どうしますか？

さまざまな電圧範囲をサポートするために、私の予備設計は、3ピンヘッダーコネクタ（J1）に接続する外部のパッシブ減衰器に依存しています。減衰器には、周波数範囲全体にわたって反転入力と非反転入力を一致させるためのトリマー抵抗とコンデンサがあります。以下に示すのは、1：10の減衰器です（おおよそ+/- 30 Vの範囲）。

^{この回路のシミュレーション – CircuitLabを使用して作成された回路図}

アンプのフロントエンドは、減衰器段に高インピーダンスを提供するために、JFETソースフォロワーで実現されます。このトポロジは、利用可能なオペアンプの比較的高い入力バイアス電流（最悪の場合は2μA）を回避するために選択されました。バイポーラトランジスタ電流源により、入力電圧範囲全体にわたってJFETへの比較的安定したドレイン電流が確保されます。

オペアンプベースの差動アンプは、1 mのRG-174 50オーム同軸を駆動する役割も果たします。オペアンプは同軸を直接駆動できると宣伝されていますが、終端抵抗にはフットプリントがあります。

電力は9 Vバッテリーによって供給され、オペアンプの残りの半分は仮想グランドソースとして機能します。赤色のLEDは、プローブがオンであることを示し、電流源に約1.8 Vのバイアス電圧を供給するという二重の機能を実行します。

コンポーネント：

• 低リーク（<5nA）、2pF入力保護ダイオード：BAV199
• JFET：SST310
• BJT：BC847b
• 70MHz GBW、1kV /μsデュアルオペアンプ：LT1364
• 差動アンプ部用の4x精密抵抗（0.1％、2.2kΩ）。

実際に構築した後

私はついに自分の質問に後知恵で答えることができます。質問で取り上げたように、1：10減衰器を使用して回路を構築しました。

• 同軸ケーブルの両端に整合するインピーダンスなしで逃げることができますか...

  はい。ただし、シグナルインテグリティはそうなります。青いトレースは、標準の1:10パッシブプローブを使用して測定した場合、〜74 nsの立ち上がりおよび立ち下がり時間の方形波（74HC14ベースの緩和発振器によって生成）です。最初の4つのスクリーンショットでは、黄色のトレースはDIY差動プローブの出力であり、図で接続されているようにスコープを10倍したものです。最後のスクリーンショットは、別の1:10パッシブプローブによって直接プローブされているSMAコネクタです。スコープは、1MΩ15pF入力の50 MHz Rigol DS1052Eです。

  

  ご覧のように、両端を終端すると、オーバーシュートのないクリーンな信号が得られますが、帯域幅は約13 MHzしかありません。オペアンプの負荷を回避することにより、立ち上がり時間が最短になります。これは、低負荷インピーダンスによりオペアンプの速度が著しく低下することを示しています。

• BJT電流源は、一定の5 mAをシンクするのに十分高速ですか？

  はい。JFETバッファーとそのバイアス電流源は、周波数応答に関して完璧に機能します。帯域幅は、オペアンプの選択によってボトルネックになります。

• 各JFETのソースと対応するBJTのコレクターの間にインダクタを追加することは、一定のJFETドレイン電流を確保する合理的な方法ですか？

  必要ではなかったので、試しませんでした。わからない。

• PCBレイアウトの正気度...

  レイアウト自体に関する問題はありませんでしたが、シールドケースへの取り付けを念頭に置いてボードを設計する必要がありました。熱収縮は絶対に起こりません。非常に高いインピーダンスの回路は、あらゆる種類の干渉を受けやすくなります。プローブが置かれているテーブルの下で手を動かしても、静電結合による測定に影響します。

私の設計で予期しない欠陥は、出力オフセット電圧を補正できないことです。結局のところ、JFETはユニークな雪片です。同じバッチのトランジスタであっても、しきい値電圧は数百ミリボルト変動する可能性があります。最初にプローブを作成したとき、プローブが一緒に短絡した状態で+600 mVを出力しました。JFETのはんだ付けを解除し、パーツボックスにあるものすべてをテストし、互いに最もよく一致する2つをボードにはんだ付けしました。これで、オフセットは小さくなりましたが、それでも有意な+ 30mVです。将来の改訂版には、このオフセット電圧をトリマーポットで補償するメカニズムが必要です。

もう1つの問題は、入力電圧範囲です。マイナス電圧は-30 V以下まで直線的に処理されますが、+ 6 Vを超える（+0.6 Vに減衰する）正電圧は徐々に歪みを誘発します。これは、-2.1 Vのゲート-ドレインしきい値電圧によって悪化する正の電源レールに到達すると飽和するJFETソースフォロワによって引き起こされます。これは、0 V入力がすでに+2.1 V出力を引き起こしていることを意味します。
適切な解決策は、減衰器をグランドではなく-2.1 Vにバイアスすることです。

ここで多くの良い仕事をしました。

ただし、選択した部品が仕様を満たしていない可能性があります。

設計仕様はありますか？
ステップ％overshoot（ケーブルで50Rで終端）、ゲインエラー0〜50MHz、DCオフセット、Pwr、オン/オフスイッチ？ESD保護レベル？ストレージ用のショートピン？

BASダイオードは、直接接続でFETをESDから保護するのに十分な速さだと思いますか？80年代の多くの若いEEが、25VでブローしたTek FETバッファー付きDiffプローブでフロントエンドFETを吹き飛ばしたことを覚えています。直列Rを追加して入力への電流を制限し、BAV99をTIのESDダイオードに置き換えます。0.5pF TPD1E04U04。ダイオードは、FETを保護するためにFETよりも速く導通する必要があり、ESDは数十アンペアのピコ秒になります。

AD8001のレイアウトの評価キットを検討したかもしれません。

16在庫あり、翌営業日無料配送£8.04 RS Electronicsから

仕様：1.5pF入力容量800 MHz GBW、PSRR> 50dB

オンボードゲイン選択でx1 x10ゲインを選択します。帯域幅800MHz〜80MHzの
場合、50オームケーブルと50オームターミネーターを使用してください。

プローブピンには、Tektronics Diff Fet Probeの機械設計を使用してください。新しいTekモデルは$ 6kから始まりますが、x GHzの範囲まで動作します。ただし、ハンドヘルドおよび使い捨てはんだリードの場合は、プローブを検討してください。

電流フィードバックチップであるため、入力インピーダンスは従来とは異なる
+ Input 10MΩ–Input
50Ω