ボードを大きくすることで、PCBのレイヤー数を減らすことは常に可能ですか？

2層PCBはプロトタイプを作成するのに非常に安価です。4層PCBは、ほぼ4倍高価です。トレース長を一致させる必要があるDDR3 RAMを使用するデザインがあります。ただし、コストも抑える必要があります。より大きな2層PCBを採用する方が、4層PCBに比べて経済的であることがわかります。4の代わりに2層PCBを使用すると、設計上問題なく動作しますが、トレースの長さははるかに長くなりますか？

4層PCBが2層PCBに比べてはるかに高価なのはなぜですか？2-4層からの価格差は大きいですか？なぜか知りたいのですが？RAMが搭載されている場合、ほとんどの商用デザインは4層を使用しているようです。しかし、彼らはそのような安い価格で売ることができます。私は大量生産が本当に役立つことを理解していますが、実際にはPCBコストはどれくらい下がっていますか？LETSは、4層PCBを作るために少量で4ドルであると言いますか？100個でいくらですか？

DDRを2層で動作させようとすることの恐ろしさ:)長い答えは、もちろんシグナルインテグリティについて学び、何をしているのかを正確に理解することです。これは以前に行われたことがあり、EMIにも合格していますが、多くの警告があります。まず、DDRパーツが1つだけありました。2つ目は、すべての信号が最上層のビアなしでDDRパーツにルーティングされるように、間隔の広いボールの最初の2行のすべての信号にルーティングするように注意深く設計されました。次に、底面が60ミル離れていたとしても、GNDプレーンに使用されました。ルートは一致しましたが、「非常に」短く保たれました。最後に、デバイスは可能な限り低速で実行されました。基本的に、DDRパーツで許可されている最小周波数です。ああ、EMIのスペクトラム拡散クロックがありました。

原則として、これは良い考えではないので、4層に固執し、他の場所でコストを削減する必要があります。あなたがそうするつもりなら、それはほぼ全速力に到達することさえ期待しないでください、そしてあなたがDIMMやクラムシェルのような複数のパーツをルーティングしようとしているなら。試してみる価値すらありません。

コストは、それを行う場所からその量に至るまでの非常に多くの要因に依存します。これは、プロトボリュームが少ない場合よりも、ボリュームが非常に多い場合の方がはるかに小さい問題です。2層設計をデバッグしようとするときに直面する頭痛の種は、ほとんど間違いなくそれに値するものではありません。多くの場合、それを機能させるために市場に投入するまでの時間の増加は、4層のコストに値するだけです。

あなたは100のボリュームが高いと言っていますが、数千、数十万に移動し始めると、決して数百個からの価格の急激な低下はありません。沖合に移動しても同じです。例として、10層ボードの10Kユニットでの米国の価格は約$ 50と考えることができますが、同じ国のオフショアは$ 25です。価格は、パネルの使用効率にも依存します（PCBハウスでは、標準のシートサイズでボードを作成します）。パネルごとに2つだけに収まり、無駄が多い場合、2を注文する場合と同じように、コストが上昇します。パネルに20の余地を残します。ちなみに、それは、一緒にプールする場所がPCB注文を機能させる方法です。

なぜそれはもっと費用がかかるのですか？まあそれは多くの鉱石の仕事であり、材料を2倍にし、もう少し正確さやスキルが必要です。2層は、両側をFR4銅クラッドで覆ったもので、いくつかの穴を開け、マスクし、エッチングで取り除き、後処理を行います。4層のボードマスクの場合、2層をエッチングしてから、どちらかのサイドマスクにさらに2層の外層をラミネートし、適切に整列するように再度注意して再度エッチングしてから、ドリルとポストプロセスを行います。これは単なる例ですが、重要なのは、プロセスのステップが増え、労働力が増え、材料が増え、コストが増えることです。

オールインワンのソリューションのために、LPDDR4のようなものが直接それらの上にマウントされているモバイル業界向けのチップがあることは言及する価値があるかもしれません。それでも、適切な配電、デカップリング、および他の信号のルーティングのために4層のボードが必要ですが、それは考慮すべき興味深い角度です。

マルチレイヤボードを使用する理由はいくつかあり、高速設計、たとえばDDR3の場合は、ピンからピンへの接続だけではありません。

高速では、電気および磁気フィールドの背後にある物理学が、電力速度の要件と同様に要因になります。ポイントAからポイントBに接続するだけのケースではなくなりました。取るルートが影響するため、高頻度では、この領域またはこのグループの近くで信号をルーティングできないか、すべきでないため、実際にスペースを失う可能性があります電源は低速であり、デジタル回路の電流の需要に対応できません。あなたはピンのすぐ隣に電源を持っているかもしれません、そして、デジタル回路は速い電流とそれの多くを必要とするので、あなたのチップはまだうまく動かないかもしれません。電源装置の定格電流が高い可能性がありますが、電源装置の応答が速くありません。そして、そこにデカップリングコンデンサ、バルクコンデンサ、および全体的な電力ネットワークの分布が関係します。これらすべては高速に必要であり、それらのいくつかはレイヤースタックに依存しています。層の数だけでなく、実際の層の数。

フィールドを制御し、その影響を低減することは、EMI、シールド、プレーン間の静電容量、信号の完全性、電源の完全性、およびルーティングの複雑さであり、多層ボードと2層ボードを使用する理由になります。2層のボードで済むかもしれませんが、回路基板（寄生）をモデル化し、高周波コンテンツが何であるかに応じて、すべての要件が満たされているかどうかを調べて確認する必要があります。

では、レイヤーの数を減らすことはできますか？

はい、できます。

動作しますか？

はい。いいえ。上記のすべて。

太字の用語については、このサイトを検索してみてください。それはいくつかの質問に答えるか、いくつかの新しい質問を作成するかもしれません。

Henry Ottは、ボード設計が達成しようとする5つのEMC関連の目標を提案しています。彼らです：

1. 信号層は常にプレーンに隣接している必要があります。
2. 信号層は、隣接するプレーンに近接している必要があります。
3. 電源プレーンとグランドプレーンは密接に結合する必要があります。
4. 高速信号は、プレーン間にある埋め込み層にルーティングする必要があります。このようにして、プレーンはシールドとして機能し、高速トレースからの放射を封じ込めます。
5. 複数のグランドプレーンは、ボードのグランド（基準プレーン）インピーダンスを低下させ、コモンモード放射を低減するため、非常に有利です。

Ott氏によると、これらの目的をすべて満たすことができるレイヤーの最小数は8です。上から順に、レイヤーは次のとおりです。

1. コンポーネントパッドと低周波信号
2. 力
3. 接地
4. 高周波信号
5. 高周波信号
6. 接地
7. 力
8. 低周波信号とテストパッド

したがって、最大のEMI / EMCパフォーマンスが目標である場合、ボードを大きくしても効果はありません。十分なレイヤーが必要です。シグナルインテグリティの問題が中程度である場合でも、しっかりした接地面があると便利です。

直接的なトポロジーの答えは「いいえ」です。

2層のボードでできることは、どんなに大きくても、1層のボードではできないことです。フルストップ。