CPLDまたはFPGAの回路図設計よりもVerilogまたはVHDLを選択する理由は何ですか？

プログラマブルロジックのバックグラウンドはまったくなく、ほとんどのプロジェクトでマイクロコントローラーを使用していますが、最近はビデオを操作する必要があり、マイクロコントローラーが必要なものに対して遅すぎるため、CPLDでプレイを開始しました。

回路図デザインのみを使用してCPLDで良好な結果を得ることができましたが、CPLDの情報を検索すると、VHDLおよびVerilogを使用した多くの例が見つかりました。これらの言語の1つでデバイスを定義したいと思うのはなぜなのか興味があります。回路図設計でできないことは何ですか？主に機能に使用されていますか？

これまでCPLDのみを使用していましたが、FPGAデザインはこれらの言語を使用することでCPLDよりも多くの利点がありますか？

回路図設計は、いくつかの既製のモジュール（カウンター、加算器、メモリなど）を結び付ける場合にのみ役立ちます。しかし、実際のアルゴリズム（暗号化ハッシュアルゴリズムなど）を実装することは、回路図シンボルを使用して動作レベルでシステムを記述する方法がないため、HDL（VHDLやVerilogなど）なしではほとんど不可能です。

ほとんどのプロジェクトは、手作業で合成し、ロジックプリミティブを使用して概略的に描画するには複雑すぎるため、動作スタイルHDLで行われます。

CPLDは一般にグルーロジックに使用され、処理にはあまり使用されず、一般にロジックは概略的に簡単に実装できるため、FPGAベースのデザインがHDLを使用することでより多くのメリットがあることを提案するのは正しいと思います。

ジェイの優れた答えに加えて、いくつかの実用的な側面：

• バグ。回路図ツールは、他のツールセットよりもバグが多い傾向があります*。これはおそらく、業界の回路図よりもVerilog / VHDLが好まれているためであり、ソフトウェア開発者は回路図の入力にあまり注意を払っていません。
• 速度。回路図は、合成ツールに渡す前に最初にHDLに変換する必要があります。これは、ビルド時間に悪影響を及ぼす可能性があります。生成されたHDLは、何らかの理由で検査する必要がある場合、非常に読みにくい場合があります。
• 移植性。使用されるベンダー固有のプリミティブの量に応じて、VerilogとVHDLは、デバイス間で多かれ少なかれ移植可能です。回路図を移植するには、すべてを再描画するか、提供されたインポート/エクスポート機能（ある場合）に依存する必要があります。

_{*ザイリンクスISEで私のお気に入りのバグは、垂直線を選択できないことでした。}

HDLデザイン入力標準としてのHDL（ハードウェア記述言語）には多くの利点があります。

機能の説明はより高いレベルにでき、HDLベースのデザインは選択したテクノロジのゲートレベルの説明に合成できます。HDLデザインは、ゲートレベルのネットリストや回路図とHDLよりも簡単に理解できます。強力な型チェックによるエラーを減らします。

ハードウェア記述言語VHDLおよびVerilogは、同時実行性、タイミング、階層、コンポーネントの再利用、状態動作、同期動作、非同期動作、同期、固有の並列処理などの機能を含む、より高い抽象レベルでのモデリングを目的としたハードウェアのモデリング用に設計されました。

合成中に問題が発生し、設計記述を特定のプロセスとゲート実装にマッピングします。これには、HDLの高レベル機能を使用できないことが必要です。「合成可能なVerilog / VHDL」を作成する必要があります

したがって、合成用のHDLとシミュレーション用のHDLがあり、合成可能なサブセットはツール固有です。

ビヘイビアデザインの説明からネットリスト/レイアウトに移動することはできません。ただし、相互に比較できる合成可能な側面を備えた動作コンポーネントを持つように設計を構築できます。ビヘイビアから始めて、それが機能したら、合成（サブセット）に書き換えます。一般的なものから特定のものに進み、その途中でテストベンチを構築します。

もう1つの利点は、標準バージョン管理システムで使用したり、変更を検査するために差分を作成したりできるという点で、HDLが通常のプログラミング言語と同じ利点をすべて得ることです。

既に述べたことに加えて、特に大規模なプロジェクトでは、テキスト表現のほうがはるかに管理しやすいです。（非常に困難ではありますが）合成可能なHDLを回路図に変換できますが、数百行のプレーンテキストは、数百の回路図要素よりも簡単に作業できます。