グラウンドプレーンを接続するビアの配置

私はPCBレイアウトの接地方法について多くのことを考えてきました。それに関する私の最初の質問は、ビアに関するものです。両面にグランドプレーンを備えた単純な2層PCBには、通常、2つまたはそれ以上のビア間の最小インピーダンスでそれらを接続するためにいくつかのビアが間隔をあけて配置されることに気付きました。

しかし、RFボードでは、ビアの配置がより意図的に見えるため、この背後にある理論について疑問に思っています。グランドプレーンを接続するビアは、多くの場合、RFトレースの境界になります。この差動コプレーナ導波路の例を参照してください。

また、PCBの接地について2番目の質問があります。グランドプレーンを相互に「分離」するのが適切なのはいつですか。そして、これらの両方のグランドプレーンがビアを介して下部の同じグランドプレーンに接続されている場合、1つのレイヤー（たとえばトップ）のグランドプレーンを相互に分離するとどうなりますか。これらの絶縁されたグランドプレーンがある場合、ビアの配置は上記のケースのいずれかと異なりますか？

注：ここで重複する可能性があることは承知していますが、答えに満足しておらず、私の質問は詳細を求めていると思います。

情報ありがとうございました。

示したレイアウトは、銅裏打ちコプレーナ導波路（CBCPW）と呼ばれるもののように見えます。つまり、導波路のグランドリターンは、同一平面上のグランド（信号トレースと同じ層で満たされている）だけでなく、信号層のすぐ下のプレーン層にもあります。この構造は、データレートが20 Gb / sを超えるときにデジタルシステムでしか使用されていないという意味で、かなり難解です。

Rogers CorpのエンジニアによるMicrowave Journalの記事で、CBCPWとマイクロストリップの違いに関する合理的な議論のように見えるものを見つけました。

この記事では、マイクロストリップでおおよそ25 GHz以上の放射損失が重要になる周波数では、CBCPWの損失がマイクロストリップよりも低いことを示しています。これは、CBCPWが低周波数で広く使用されない理由を説明しています。

この記事では、CBCPW構造のビアを接地するための特別な要件をいくつか指摘しています。

適切な接地のために、CBCPW回路はビアを使用して、最上層の同一平面上の接地面と最下層の接地面を接続します。これらのビアの配置は、所望のインピーダンスと損失特性を達成するため、および寄生波モードを抑制するために重要です。

これは基本的に、コプレーナグラウンドとバッキンググラウンド間の頻繁なスティッチングビアがないと、電力が望ましくない伝搬モードに転送される可能性があり、過剰な挿入損失または伝送ライン特性の強い分散を引き起こす可能性があることを意味します。

パート1：上面のグランドプレーンにある長いスロットは、スロットに垂直に流れようとする電流の放射とピックアップの両方の観点から、アンテナとして機能します。スロットは、一種の「負のワイヤ」と考えることができます。詳細はこちらをご覧ください。

上側のグランドプレーンのある部分から別の部分（RFトレースに垂直に流れる）に流れ込もうとする高周波電流は、ピース間のギャップの境界の周りを強制的に流れます。次に、スロットの長さが電流の波長の半分に等しい場合に何が起こるかを考えます。スロット両端の電圧は、スロットの両端（ピースが接続されている部分）で強制的にゼロになりますが、これは、スロット両端の電圧差がスロットの中央で最大になることを意味します。同様に、（スロット全体の）電流は、スロットの中央で強制的にゼロになりますが、スロットの両端で最大になります。これは、通常の半波ワイヤーアンテナの電気的な「デュアル」であり、電流は中央で最大になり、電圧は両端で最大になります。スロットとワイヤはアンテナと同等の効果があり、

スロットの両側を反対側の固体グランドプレーンに接続する複数のビアは、このスロットアンテナを「短絡」させ、その問題を解消します。

パート2：ボード上の特定の「ノイズのある」サブシステム（または、特に「静かな」サブシステム）の独立したグランドプレーンは、システムレベルのグランドプレーンに1点だけで接続され、そのサブシステム内の信号のリターン電流をボードのその領域だけに制限し、ボード上の他のサブシステムに影響を与えないようにします。

たとえば、高分解能ADCとその上流のアナログ信号調整回路を備えたマイクロプロセッサベースのデータ収集システムがあるとします。アナログ回路用のグランドプレーンを1つ作成し、マイクロプロセッサとその水晶およびその他のデジタルペリフェラル（たとえば、大型フラッシュメモリチップ）用に別のグランドプレーンを作成し、これらをシステムのグランドプレーン（または互いに）に接続します。一点だけです。これにより、水晶の高周波ノイズおよびマイクロプロセッサのその他の高速スイッチングデジタルI / O信号が、敏感なアナログ回路のグランドプレーンから外れます。これは、メーカーが高解像度ADCおよびDACチップ用に製造する評価ボードのレイアウトを見るとわかります。

CPWまたはコプレーナウェーブキードでは、RFエネルギーは基板上部の導体間にあります。これは、グランドプレーンにアクセスすることが難しく、距離が非常に短い半導体では一般的です。PCBの場合、底部接地が必要であり、これは接地コプレーナ導波路（CPWG）または導体裏打ち共面導波路（CBCPWG）と呼ばれます。ビアの間隔は、RFエネルギーが漏れない仮想壁を作成することです。周波数が高くなるほど、波長は短くなり、ビアは互いに接近しなければなりません。14〜21ページのさまざまなボードをテストすることでこれを示す論文へのリンクを次に示します。

http://mpd.southwestmicrowave.com/showImage.php?image=439&name=Optimizing%20Test%20Boards%20for%2050%20GHz%20End%20Launch%20Connectors