デカップリングキャップ：チップに近いが、ビアがあるか、ビアがないか？

これはデカップリングに関する「まだ別の」質問かもしれませんが、質問はかなり正確であり、私は答えを見つけることができません。

信号をファンアウトしてから数十のデカップリングキャップを配置する必要がある40ピンQFNがあります。さらに悪いことに、ICはQFNの8倍の面積（5mmx5mm）を占めるソケット上にあります。（ソケットは多くの面積を占有しますが、大きな寄生を追加しません。最大75 GHzの定格です）。同じレイヤーに、半径7mm以下のコンポーネントを配置できません。ソケットの取り付け穴のために裏面も制限されていますが、少なくとも裏面の一部の不動産を使用できます。しかし、そのために経由する必要があります。ただし、コンデンサの50％を、裏面のチップの下にも作成したサーマルグランドパドルに配置することができました。

今度は複数回読んだので、カップリングキャップとピンの間にビアがないはずです。しかし、もっと悪いことは何ですか？ワイヤーまたはそれ以上のワイヤー？

インダクタンスに関しては、7mmトレースは約5-7nHになります（http://chemandy.com/calculators/flat-wire-inductor-calculator.htm）。22milの直径/ 10milの穴は1nHをはるかに下回ります（http://referencedesigner.com/rfcal/cal_13.php）。

そのインダクタンスを最小限に抑えることについて、あまり強調しすぎないでください。それは常に距離に変換されるわけではありません。もし私があなただったら、ピンとキャップの間の総経路インダクタンスへのすべての寄与を最小化するための措置をとるでしょう。チップの実行速度については言及していませんが、QFNであると言っています。私が言うのは、パッケージ自体が制限である場合、デカップリングを追加することに夢中になることがあるためです。

では、どれだけクレイジーになりたいですか？各セクションを最小化しましょう。キャップから始めて、より低いインダクタンスのパッケージ、たとえば306（横向きに603）、値が取得できる場合は201s、MLCCキャップ、またはデカップリングとRFランド用に作成されたX2Yバリアントを選択できます。

次の実装戦略では、1つのビアが適切であれば2つではありません。並列ビアが多いほど、インピーダンスは低くなります。0306、または201スタイルのキャップを実行する場合は、ビアをサイドトリックにして、ループ領域を最小限に抑えるようにしてください。

わかりましたので、今私はそれらを上に置くと言います。最上層の一部を電源側の銅の洪水にします。次に、上部の5 mil以下の次の層で、そのGNDにします。ソケットピンで複数のgndビアを使用します。これにより、上記のキャップからこれらのピンへの適切な低インピーダンスパスが得られます。FPGAのHSセクションで一度解析を行いました。複数のビアを使用して部品の真下にあるコンデンサよりも性能が優れていることを説明したような、タイトな平面構造とキャップは素晴らしいものです。

最後に、気分を良くしたい場合は、シミュレーションまたは分析を行うことができます。PDNデザインについて書かれたトピックはたくさんあります。シミュレーターがない場合は、アルテラの無料のPDN Excelツールをチェックしてください。設計ガイドには、非常に優れた情報が含まれています。

私はそれらがかなり良い前にそれらのソケットを使用しました、そしてまたキャップをどこに置くべきかについて強調しました。

私はviaソリューションがより良いものだと思います。ただし、ソケットを使用しているので、ソケットが全体的なパフォーマンス（デカップリングコンデンサへのインダクタンス）を決定（悪化）させ、最終的には何をしても問題にならないと思います。ビアまたは長いトレース。

しかし、viaソリューションが許容可能であれば（熱の問題についても）、それを選択します。

スペースが空いている場合は、両方の場所にパッドを配置し、後でどちらのソリューションがより良いかを決定または測定することもできます。