ノイズ耐性とデカップリングのためのIC電源ピン接続

他のQ＆Aスレッドでは、デカップリングコンデンサをICに接続する方法について多くの議論があり、その結果、問題に対して2つの完全に反対のアプローチになります。

• （a）デカップリングコンデンサをICの電源ピンのできるだけ近くに配置します。
• （b）ICの電源ピンを電源プレーンに可能な限り近くに接続し、デカップリングコンデンサをビアを尊重してできるだけ近くに配置します。

[ Kraig Mitzner ]によれば、オプション（a）はアナログICに適しています。ビアのインダクタンスとデカップリングコンデンサがローパスLCフィルターを形成し、ICのピンからノイズを遠ざけるため、その背後にあるロジックがわかります。しかし[ Todd H. Hubbing ]によると、オプション（a）：

[...]現実的な数値を適用してトレードオフを評価するまでは、良い考えのように思えます。一般に、インダクタンスを追加する（損失を追加せずに）アプローチはどれもお勧めできません。アクティブデバイスの電源ピンと接地ピンは、通常、電源プレーンに直接接続する必要があります。

オプション（b）については、[ Kraig Mitzner ]（上図の作成者）がデジタル回路に適していると述べていますが、彼はその理由を説明していません。オプション（b）では、誘導ループが可能な限り小さく保たれていることを理解しています。それでも、ICからのスイッチングノイズが電源プレーンに非常に簡単に入るのを防ぐことができます。

これらの推奨事項は正しいですか？彼らはどのような正確な推論に基づいていますか？

編集： ICからのビアがコンデンサにつながり、ビアはできるだけ短くすることを検討してください。図では、説明のために長いトレースとして示されています。

誇張された値でいくつかの基本的なシミュレーションを実行すると、スパイクの高さとリングの高さのトレードオフが発生することは明らかです。

回路Aを使用すると、IC Vccピンでのスパイクが少なくなり、リングが大きくなります。回路Bを使用すると、その逆になります。

回路Bのコンデンサへのトレースの電流に注意してください、それは逆になります。

表示していないもう1つのオプションは、ICの下に電源プレーンビアを配置して、トレース長を等しくすることです。これにより、3番目のプロットに示すように、両方の長所が得られます。再びキャップラインの電流は逆になります。

これらのグラフから、実際には回路Aと言いますが、リップルよりもエッジが尖っているのでデジタルの方が優れており、アナログの場合は回路Bの方が優れています。最終的にはCが最適です。しかし、「より良い」のような言葉になると、意見が出てきます。

ただし最終的には、どちらの方法でも、コンデンサとビアをピンのできるだけ近くに配置して、トレースインダクタンスを最小限に抑えるために、それらの間のトレースを最小限に抑える必要があります。たとえば、Peufuuの回答に示されているように、タイトなパッド/ビアの組み合わせを使用します。

インダクタンスを最小限にするには、スキニートレースの端ではなく、キャップの側面にグランドプレーンへのビアを配置します。2つのビアを各側に1つずつ配置できます。

（ソースを読む）

ここで、示されている回路を考えると、ICはSOPまたはSSOPパッケージにあります。つまり、パッケージ内には5nHを超えるボンドワイヤとリードフレームのインダクタンスがあります。電源ラインでの1 nHの追加のトレースインダクタンスは問題になりません。これがデジタルチップの場合、写真の右側のフットプリントで最適なプレーンデカップリングが実現され、ICの電源ピンをキャップのパッドに接続できます。

これがデジタルプレーン上の敏感なアナログチップである場合は、キャップの前に抵抗器やフェライトを追加する方がはるかに優れています。