レイヤー数が非常に多いPCB（通常は最大4-6レイヤー）がないのはなぜですか？

回路とコンポーネントのサイズを小さくするために多くの研究が行われているようですが、ある時点で文字通り幅がわずか数原子のコンポーネントとボードを設計します。

なぜ企業は、たとえば、8層のボードを5平方インチだけにするのではなく、10平方インチのフラットな4層だけの4層の回路基板を作ることに多額のお金を注ぎ込むのはなぜですか？（8はまだ可能であり、行われていますが、なぜこれが100レイヤー以上と言われないのですか？）

また、これと同じ原理がIC設計にも当てはまりますか？ICは通常、数層しかなく、薄いシートに広がっていますか、それとも通常より垂直に構築されていますか？

*編集：コメントから私に明らかになったものの1つは、回路基板の設計では外側の2層にしかコンポーネントを配置できないという事実です。それは、織り以外の何にも内側の層を不必要にするでしょう。IC設計では、Intelプロセッサのようなものはどうですか？外側の2層にまだ特別なコンポーネントがありますか、それともプロセッサは回路基板よりも3Dですか？

このiPhone PCBを見てみましょう。

トレースはなく、両側のどこにでもデバイスが詰め込まれているパッドだけがあります。

これはHDI（高密度相互接続）です。

これは非常にきれいです。基本的には、片側または両側の1-2の外層を非常に小さな特徴でエッチングするために余分に支払います。とにかく、ほとんどが電力プレーンとグランドプレーンである内側の層は、通常の安価なプロセスを使用してエッチングされます。

表面に次の高密度層を接続するために、小さなマイクロビアがパッドにレーザーで穴が開けられます。ブラインドビアと埋め込みビアもあります。

物事を単純化する...標準PCBの主な問題はビアです。彼らはボード全体を通過し、すべてのレイヤーのスペースを使い果たします。必要に応じてレイヤーを追加できますが、それらはまだ穴でいっぱいです！そして、それは高価になります。ビアホールをドリルのサイズ以下に縮小することはできません。また、ドリルは実際に十分な強さを備えている必要があります。また、すべてを適切に調整して登録する必要があります。精密なものは安くはありません。

ただし、マイクロビアは1つまたは2つの非常に薄い層のみを通過するため、レーザーで穴を開けることができ、穴ははるかに小さくなります。これら、およびブラインド/埋め込みビアは、他のレイヤーのスペースを解放し、より多くのトレースをルーティングし、両側にコンポーネントを配置できるようにします。

これらのテクノロジーにより、各レイヤーはさらに多くのことができます。

あなたがどのボードを見ているのかわかりませんが、経済的に意味のある場所では、確実に高いレイヤー数が使用されます。最近、PCや携帯電話のマザーボードを見ましたか？私は定期的に、6〜12層のPCBを持つコンパクトな専用製品に取り組んでいます。特に、ピン数の多いBGAパッケージでは、内部ボールへの接続（別名「ファンアウト」）を行うために特定の数のレイヤーが必要です。

しかし、あなたの質問の一部は意味をなしません。一般に、4層の10平方インチのボードを8層の5平方インチのボードに置き換えることはできません。そのようには動作しません。コンポーネントは外側の2つの層にのみマウントできることに注意してください。これにより、PCBの面積に下限が設定されます。これらのコンポーネントと内層の配線との接続には、外層の領域も占めるビアが必要です。ブラインドビアと埋め込みビアは、配線に必要な面積をある程度軽減できますが、追加の処理ステップとコストもボードに追加します。

多くの場合、ボードのサイズはコンポーネントの数ではなく、パッケージング（およびユーザーエクスペリエンス）の観点から最も意味のある外部コネクタの配置などによって決まります。たとえば、ボックスの前面から背面に向かって伸びる単一の「オーバーサイズ」PCBを使用することは、ケーブルを使用して2つの個別のアセンブリを作成する費用が不要な場合に意味があります。次に、設計者は、コンポーネントを少し広げて、より少ないレイヤーを使用する「贅沢」を持っています。多くの場合、このアプローチを使用すると最終BOMコストが最も低くなります。

IC設計に関する編集への対応：実際には、ICにはアクティブコンポーネントの1つの層しかなく、これは両面PCBよりもさらに制限されます。ただし、アクティブ層の最小フィーチャサイズは通常、上の金属配線層の最小フィーチャサイズよりもはるかに小さいため、複数の配線層を持つことには大きな利点があります。

制限要因は、配線層からアクティブ層へのビアがすべての下位配線層を通過する必要があり、それらの下位層で実際に実行できる配線の量を制限するという事実になります。したがって、最下層は「最もローカルな」接続にのみ使用され、上位層はより広範囲の接続および電源やクロック信号などのグローバル接続に使用される傾向があります。

プリント回路基板の設計者として、私はそれがすべてコストにかかっていると言うことができます。ボードを最大56層まで設計しましたが、これは非常に特殊なケースで、コストがパフォーマンスほど問題ではありませんでした。もう1つの制限は、ボードの厚さです。使用するラミネートは非常に薄くすることができ、すべての層を14〜16層以上に追加すると、ボードの厚さは標準の1.6mmを超え始め、その56層ボードの場合、厚さはオーバーになりました5mm。スルーホールコンポーネントを使用する場合、これらの部品は2mm以下の厚さのボードに適合するように設計されたピン長を持ち、それを超えるとはんだ付けするのに十分なピンがないために失敗するという問題に遭遇しますアセンブリの品質に関するIPC標準に合格します。

ICの設計に関しては、製造はほとんどが堆積によって行われるため、レイヤーの概念はわずかに異なりますが、PCBの場合と同様に、各レイヤーは作成に時間を要するため、コストがかかります。

します。PCBの厚さはそれほど厚くない場合でも16層になります。

ICはトランジスタの1つの層で、その上に16〜32のワイヤ層があります。
2.5-d ICは、シリコンウェーハ間の相互接続を備えたこれらのスタックです。
3-d ICには実際には複数のトランジスタ層がありますが、多くのメーカーがそれを行っているかどうかはわかりません。

レイヤーを最小限に抑えようとする主な理由は、単純にコストです。あなたが何かを製造しているとき、すべてのペニーがかかります。より多くのレイヤー=より多くの時間とより多くのコスト。ただし、レイヤーが必要な場合は、レイヤーが必要になります。グリーンがあれば、そこにあります。

コスト削減が主な理由です。

80年代半ばのメインフレームで、親会社は、MOBOサイズで50層のマイクログリッドトラックを製造する20万平方フィートの工場を購入しました。

研究開発と量産のために毎月PCBを購入していたとき、コストの見積もりは、基本的に銅の総重量または厚さと面積*層である数行の仕様に減らすことができました。したがって、レイヤーを追加すると、薄くしない限りコストがかかります。追加されたコストは、配線と穴の数量とサイズの標準外で、通常の8/8ミル未満で、現在は3/3ミルのトラックとギャップです。

パフォーマンスでメインフレームを交換するコストは、メインフレームの所有権のわずか0.02％のコストのハイエンドPCのようなものです。

私にとって90年代の経験則は、1オンスの銅のすべての層で1平方あたり5セントでした。

作られた最も薄いPCBプリプレグは、1層あたり約2ミルに相当するため、約30〜32層以上（コアなし）には通常の1.6mmよりも厚いボードが必要になります。

14層ボードと4層ボードのcm ^ 2あたりのコストは、数量100で約5〜6：1、数量10で12：1です。つまり、セットアップコストと変動コストは非常に高くなります。

部品を非常に近づけることができるため、実際の節約量は限られていますが、レイヤー数が多くなります。また、BGAやチップスケールパッケージなどの最小サイズのパッケージと、最小の受動部品（0201未満）を使用し、非常に細いライン（3ミルまたは4ミルなど）を使用して、ブラインドビア、埋め込みビア、マイクロビアを使用することにより、節約も達成されます。 、および指定子の印刷を省略します。これらはどれもコストが高く、同じレベルの信頼性を実現するにはより高いレベルのテクノロジーが必要です。

一般に、高層数のボードは同じ接続でよりコストがかかり（グランドプレーンが多いほどパフォーマンスが向上する可能性があるため、同等の機能とは言いません）、固定コストがはるかに高いため、少量または安価なデバイスでは見られません。

スマートフォンはコストが正当化される例ですが、ほとんどの製品は、非常に小さいICと他のパッケージをできるだけ密に詰め込む必要はありません（または余裕がありません）。

私が理解しているように、ICは接続に金属の層を何層も使用する場合があります（CPUなどの複雑なデジタルICは、単純なアナログチップではなく、10億個以上のトランジスタを持つ場合があります）。

2層（PTHを使用）解決の問題があります：トレースは、それを通過する一部のコンポーネント（またはブリッジ/ゼロオーム/ ...）を利用しないと通過できません。

3つの層が解決する問題があります。低レベルまたは高周波信号トレースのグランドリターンは、トレース自体とは異なるルートにあり、グランドループ、未定義のトレースインピーダンス、誘導結合、および悪いシールドを引き起こします。グランドプレーンは、正確に平行なグランドリターントレースとほぼ同等です（最も低いインダクタンスループを形成するため）。

4つの層が解決する問題があります：配電配線は信号トレースからスペースを取り、複雑さを追加します。

5つの層が解決する問題があります。低レベルまたはRFアナログ回路とデジタル（パルス）および/または電源回路はグランドを共有し、後者によって引き起こされるわずかなグランドシフトは前者によって大きく増幅されます。

それ以上のものは、追加の複雑さや追加の電力レールに対応するだけです...

レイヤー数を決定する多くの要因があります。

1。パワー分布。

適度に複雑なボード上に6本以上の電源レールがあることは珍しくありません。適切な配信は非常に難しい場合があります（特に、PCI Express、ファイバーチャネル4xまたは10x、Infiniband、10Gイーサネット、SMPTE292以上の高速リンクがある場合）。

電力要件だけで複数の層が必要になる場合があります。14年前に設計したディレクタークラスのInfinibandスイッチは、スイッチノードボードに100Vで1.2Vでした。ヘッドアップディスプレイを駆動する高輝度LEDは、約4.5Vで15Aを消費しました。これらのタイプの要件は、複数の電源層とグランド層のみを要求します。このような場合、電源用の8層は珍しくありません。

2。高密度レイアウト。

レイヤー数とは別に、ビアはコスト要因です。ビアカウントを減らすことができる場合は、いくつかのレイヤーを追加する方が安価です。ビアホールのサイズもコストを押し上げます。通常の0.3mmの最小穴サイズでは通常、コストはそれほどかかりませんが、ボードの厚さとビアドリルサイズのアスペクト比8：1を超えると、ドリルビットの破損が大幅に増加することがわかっているため、製造業者は間違いなくこれを行います。レイヤー数を増やすと最小穴サイズが大きくなる可能性があるため、これは少し鶏と卵です。

３。多くの高速相互接続。

高速ペアは、さまざまな理由から、シングルレイヤールーティング（両端でのブレークアウトビアのみ）で最適に機能します。2つの独立したDDR3 2100相互接続、32レーンのPCIが8Gb / sでエクスプレスするPCBを考えてみましょう。それにはすべて、複数のルーティングレイヤーが必要です。これは、混合信号（高感度アナログのロット）環境では非常に難しい場合があります。

もちろん、最も費用対効果の高いレイヤー数を選択しますが、それは可能な限り最小ではないことが多く、これにより信頼性の問題が発生する可能性があります（環状リングサイズの制限を考えると思い浮かびます。

答えは、レイヤー数はアプリケーションによって決定されるということです。4層で済ませるなら、素晴らしい。多くの場合、それは現実的ではありません。

実際には、層数を増やすことが可能であり、一部のアプリケーションで使用されています。

しかし、実際にはコストと信頼性にかかっています。

これを実際に処理するには、PCB製造プロセスを理解する必要があります。実際、追加するレイヤーごとに、製造されたスタックが機能テストに合格しない可能性が高くなります。特に、レイヤー間の相互接続では、接続に失敗する場合があります。そのため、製造プロセスの一部として大量のスクラップボードが生成されます。レイヤーを増やすと、製造にかかるコストが増加します。もちろん、それはあなたに伝えられます。

さらに、たとえ製造でのテストに合格したとしても、フィールドでそれらの相互接続が失敗する確率は、層の数とともに著しく増加します。

確かに、特に今日のCADツールでは別のレイヤーを追加する方が簡単ですが、賢明な設計者はレイヤー数を最小限に抑えることでコストを抑え、PCB自体の信頼性を最大化するよう努めています。多くの場合、これはわずかな再設計、巧妙なピンの再割り当て、コンポーネントタイプの変更などを意味します。

通常、別のレイヤーを追加する決定は最後の手段です。