最近VHDLを使用していますか？

私は電気工学の学生で、VHDLと呼ばれるハードウェア記述言語を勉強しています。IDEを探してGoogleで検索しました（Macを使用しています）が、この言語はかなり死んでいるようです。

ここに私の質問があります：電気エンジニアとしての私の将来の仕事では、VHDLは私にとって有用でしょうか？使っていますか？

更新：回答ありがとうございます、私は第一印象で明らかに間違っていました。

VHDLのみを使用しています。それは死からほど遠い。数年前は、VHDLまたはVerilogを使用している人々の間で50/50の分割のように見えました（せいぜい逸話的な証拠）。

VHDLの最新バージョンは "VHDL-2008"で、言語標準では昨日だけでした。

プログラマブルロジック（MCUではなくFPGAなど）を使用する場合は、VHDLとVerilogを知っておく必要があります。学生として、あなたはおそらく両方を学び、両方を使用し、両方で調べられる必要があるでしょう。それは確かに私には当てはまりました（そして、私はASIC設計のいくつかのコースしか取りませんでした）、それはずっと前のことです。

VHDLまたはVerilogのどちらかが望ましいでしょう。私は個人的にVerilogを好みますが、両方を知っていると役立ちます。

将来のエンジニアとして、VerilogとVHDLの両方を使用できる場合は、FPGA（および類似のテクノロジ）を使用した設計で良い仕事ができる可能性をおよそ2倍にすることができます。

個人的な好みは別として、できる限り関係のない（あなたにとって）選択を試みるべきです。言語は目的を達成するための手段に過ぎず、それ自体が目的ではありません。幸運なことに、大きなHDLは2つしかありません。あなたがコンピューター科学者なら、プログラミング言語の完全に異なる数十のファミリーを学び、新しいものを数時間で習得し、そのイディオムを数日で理解できなければなりません。

脇に：プログラミング言語（チューリングマシンの操作を制御するために使用）とハードウェア記述言語（ハードウェアの構成を制御するために使用）は完全に異なるものですが、ほとんどのHDLはプログラミング言語のように見える、またはプログラミングさせる構造を持っています言語も。これが混乱する場合は、CでRISC CPUを記述できないのと同じように、VHDLでコンピューターのオペレーティングシステムを記述できないことを受け入れてください。

VHDLは死んだ言語ではありません。あなたの問題は、Mac OS XでVHDLプログラミングを行うためのツールを探していたことです。残念ながら、MacからまともなHDL（VerilogまたはVHDL）プログラミングを行うためのオプションはほとんどありません。私が知っている唯一の本当のオプション（本当はかなり柔軟な形容詞です）は、Icarus Verilog Simulatorです。

もう1つの実際のオプション、そして私が選択するオプションは、MacをBoot Campして、その方法でWindowsまたはLinuxベースのツールを選択することです。

はい、毎日VHDLを使用しています。 そして、C ++、C、Matlab、Python。それほど頻繁ではありませんが、TCL、Perl、Makefile、Bashスクリプト、さらにはCMDスクリプトも使用します（ああ！）

VHDLは確実に死んではいません。それは言語Verilog（より正確には、Verilogの後継者、SystemVerilog）と競合します。

私の理解では、何らかの理由で、歴史的にはVHDLがFPGAデザインではより一般的な言語であり、ASICデザインではその逆でした。

言語は、統語論的にはかなり異なりますが、意味論的には、設計目的ではほとんど交換可能であるほど十分に類似しています。そのため、ほとんどの場合、どちらを使用するかは組織によって異なります。

現在、プログラミング言語（VHDLとVerilogはHDL（ハードウェア記述言語）であり、プログラミング言語ではない）と比較すると、価値のある無料のツールは多くありません。最良のツールは、一般に高価な商用製品です（ただし、無料のアカデミックライセンスを提供することがよくあります）。

学校で教えられたVHDLを使用していたのですが、現在、Verilogを使用しているのは、YOSYS、IceStorm、PrjTrellisなど、ほとんどのオープンソースFPGA / HDLツールがサポートする唯一の言語だからです。Macを持っているので、ザイリンクス、アルテラ、またはどちらでもないオープンソースFPGAプログラマーとコンパイラーを使用する必要がありますラティスがOS X用のツールをリリースしました。Wineを使用することもできますが、オープンソースツールは桁違いに高速であることがわかりました（もちろん無料です）。

最後に、私がverilogを使用する最大の根拠は、ツールVerilatorです。Verilatorを使用すると、verilogをCコードにコンパイルし、他のライブラリと通信できるコンピューター上のハードウェアを文字通りインスタンス化できます。私はHDLでたたみ込みネットワーク設計を行っているため、Pythonで仮想FPGAにデータをプッシュして、イメージを受け取ることができます。ZipCPUの作成者が仮想FPGAのデータストリームを読み込んで操作するという奇妙な話さえ聞いたことがあります。Verilatorは残念ながらverilogしかサポートしていませんが、それはそれです。

それとは別に、私の組み込みシステムの教授は、VHDLは当初からオープンスタンダードであったため、教育や政府の使用で歴史的に人気があると述べました。10年ほど閉鎖された後、ようやくverilogがオープンスタンダードとして公開されました。この時までに、VHDLはすでにその足跡を残していた。

VHDLが完全に死んでいるわけではないということで、他の答えを繰り返します。これは、FPGAの設計に使用できる2つの言語の1つです。他の回答で述べたように、Verilogは他の唯一の選択肢です。これまで私はVHDLを使用する場所でのみ作業してきました（使用される言語は地域的なもののようです）。どちらのツールでも設計したい場合は、ザイリンクスのXSTスイートまたはアルテラのQuartusスイートを選択することをお勧めします。

VHDLが生きているかどうかを正確に把握したい場合は、dice.com、monster.com、またはindeed.comなどの求職サイトでvhdlを検索してみてください。標準のC / C ++プログラミングよりニッチなところが少しありますが、非常に望ましいです。

私はIntelやQualcomm、さまざまな防衛産業企業、スタートアップでVHDLを使用しました。

携帯電話に搭載されているクアルコムのMSMチップはVHDLで書かれています。しかし、それは地域的であるように見える他のポスターに同意します。

電気工学は幅広い分野であり、たとえばRFを専門とする場合、Vhdlは必要なくなる可能性があります。ただし、デジタルハードウェアやFpgaの設計を行う場合は、VHDLまたはVerilogのほか、TCL、Perl、Python、Matlabなどのスクリプト言語が必要になります。VHDLとVerilogのどちらを選択するかについてあまり気にする必要はありません。それらはあなたのデザインを表現するための言語にすぎません。デジタルデザインの基本は変わりません。

他の人が言ったように、VHDLとVerilogはデジタルハードウェア設計を記述するために使用されます。次に、コードは「合成」ツールによって処理され、ロジックを生成して、基本的にネットリストを生成する前述のハードウェアを実現します。

VHDLはヨーロッパでより人気があり、Verilogはアメリカでより人気があります。ただし、両方を学習することをお勧めします。ギブジョブでは、主にそのうちの1つだけを使用します。ただし、どちらかでコードを読み取る必要がある場合があります。

私は数年エンジニアであり、すべてのケースでVHDLが使用されているのを見てきました。私はイギリスの出身です。

競合の主なポイントは、設計が長年にわたって非常に複雑になったため、設計検証に新しいアプローチが必要であることです。ここでシミュレーションを使用して、設計が意図したとおりに機能することを証明します。これは、設計サイクルの最も重要な段階であり、ほとんどの時間が費やされる段階です。

何年も前に、Verilogに強力な機能を追加するためにSystemVerilogと呼ばれる言語が作成されました。これを使用して、設計検証機能の設計を改善できます。SystemVerilogには、Verilogが含まれています。SystemVerilogはHVL（ハードウェア検証言語）であり、VerilogおよびVHDLはHDL（ハードウェア記述言語）です。単一の言語とソフトウェアを使用して複雑なデザインを記述し、制約付きランダム刺激生成やアサーションベースのテストベンチなどの複雑な手法を使用して検証したい場合は、SystemVerilogを選択してVHDLをドロップする必要があるため、VHDLよりもVHDLが弱く見えます。ただし、最近では、VHDL-2008を利用してSystemVerilogにあるVHDLと同じ機能を実現するOSVVMと呼ばれる方法が作成されました。

この時点で、あなたはどちらかを学ぶことができて、安全です。

私はVHDLが死にかけていると言わざるを得ません。理由：

1. vhdl2008はEDAで完全にサポートされていません。今は2018年
2. ライブラリは大丈夫です。しかし、凝った機能が必要な場合、それは難しすぎます。たとえばieee_proposed、インターネットに関する質問が多すぎます。ファイルIOはクレイジーです。
3. 私は厳密なスタイルが好きですが、不便でも冗長でもないはずです。v2008の方が優れていますが、EDAではまだ完全にはサポートされていません。したがって、私はまだv93を使用しています。
4. SystemVerilogドメインの検証。

RTL設計に関して、SVをVHDLよりも優先する会社がいくつかあることは知っています。だから、初心者のために、ちょうどSVを学びます。

VHDLは悪魔の言語です。商業産業と西海岸軍のすべてがVerilogを使用しています。VAEを使用しているのは、東海岸にある古い恐竜の軍事企業（BAEなど）だけです。VerilogとVHDLの比較では、タイピングが約50％削減されます。今、あなたは東海岸の軍事企業がついに崩壊してVerilogを採用するのを見始めています。System VHDLについて聞いたことがありますか？VHDLは最終的にはソフトウェア言語Adaのような道端に行くでしょう。