このイーサネット差動ペアを改善するにはどうすればよいですか？

これは私の最初の100 Mbit / sイーサネットプロジェクトです（差動信号についてさらに学ぶためにやっています）。

この特定のケースで良いか悪いかわからない2つのことをしました。

1つは、信号トランスの下に配線することです。わずかに境界線上にありますが、ビアを使用してペアを交換することなく、ルーティングする他の方法を見つけませんでした。

どう思いますか？ビア（およびインピーダンスの不整合）を使用するか、インダクタの近くに配線する方が良いでしょうか？

また、KiCadで差動ツールを試してみましたが、両方のペアを同じ長さに合わせました（それ以外の場合、1つのトラックは約6 mm長くなります）。これはイーサネットの良い習慣ですか？

これは、現在のPCBのキャプチャです。

これは私が使用している回路図です。lan9512参照回路図を使用します。正直に言うと、私は自分の設計のインピーダンスについては知りません。50オームと100オームのどちらを使用する必要があるかはわかりません。

両面PCB、FR4高さ1.6 mm、1.6オンス銅（35 µm）のインピーダンス計算を含めます

ご覧のとおり、トラックは0.8 mmです!! -大きすぎる。

これが最終バージョンです。1.6 mm、ギャップ0.16 mmのトラック（安価なPCBプロバイダーで最小）。

この貴重なマスタークラスをありがとうございました。差動ペアについてたくさん読みます。

これをルーティングする方法を提案する場合、次のようなものを提案します。

インピーダンスについて：明らかに100オームの差動が必要です。これは50オームの単線と同じです。いくつかの「インピーダンス計算」を使用する必要があります（例：https : //www.eeweb.com/toolbox/microstrip-impedance）。誘電体の厚さは、PCB設計から決まります。銅の厚さは通常35 umで、結果にわずかな影響があります。トレース幅とトレース間隔は、RF設計にとって重要です。

長さの一致について：これは、考えられるほど重要ではありません。100MBitイーサネットは、125 MBaud / sのシンボルレートを使用します。各シンボルの長さは8 nsです。それと比較して、10 mmの異なる配線長は、スキューを銅線トレースの信号の速度（光の速度の約半分）30 psのみ、または0.5％未満にします。これにより、レシーバーでビットエラーが発生するマージンがわずかに減少しますが、その影響は無視できます。

むしろ、（おおよそ）正しいインピーダンスを提供することに焦点を合わせたいと思います。より高価なインピーダンス制御PCBを使用することなく、最良の経験則は次のとおりです。両方のトレース間の距離はそれらの幅と同じであり、次のグランド層までの距離は2つのトレースの幅よりも少し大きくする必要があります。たとえば、150umのトレース、150umのギャップ、200〜400umからグランド層（4〜8層のPCBで一般的）。

ボードが表示する長さと速度では、おそらく大きな違いはありません。帯域幅がわずか50MHzの100Mbitでは、長さの差が波長の有意な割合になるまで長さの一致トレースは通常問題になりません（50MHzでは6メートルで、9次高調波でも0.5メートル以上です）。私はそれを心配しません。