最下層のコンデンサをデカップリングしますか？

CPLDの各V _cc / GNDペアで、0805パッケージの 0.01 uFデカップリングコンデンサを使用しています。したがって、合計で約8個のコンデンサ）。デカップリングコンデンサを最下層に配置し、ビアを使用してCPLD / MCU のV _ccおよびGNDピンに接続すると、ボードの配線が少し簡単になります。

これは良い習慣ですか？私は、チップとコンデンサの間の電流ループを最小限に抑えることが目的であることを理解しています。

私の最下層は、接地面としても機能します。（2層のボードなので、V _ccプレーンがありません）、したがって、ビアを使用してコンデンサのグランドピンを接続する必要はありません。明らかに、チップのGNDピンはビアを使用して接続されています。これをよりよく説明する図を次に示します。

コンデンサに向かってくる太いトレースはV _cc（3.3 V）で、電源から直接来る別の太いトレースに接続されています。このようにして、すべてのコンデンサにV _ccを供給します。すべてのデカップリングコンデンサをこのような方法で接続するのは良い習慣ですか、それとも今後問題が発生しますか？

私が使用されているのを見た別の方法は、V _ccの単一トレースと電源から実行されるGNDの別のトレースがあるということです。その後、デカップリングコンデンサはこれらのトレースに「タップ」します。そのアプローチでは、グランドプレーンが存在しないことに気付きました。単一のポイントから走る厚いV _ccおよびGNDトレースだけです。前の段落で説明した私のV _ccアプローチに少し似ていますが、GNDにも採用されています。

どのアプローチが良いでしょうか？

図2

図3

デカップリングコンデンサの写真をいくつか示します。これらのうち、一番良いのはコンデンサが最上層にあるものだと思います-あなたは同意しますか？

グランドプレーンに接続する場合は、GNDピンに1つのビアが必要になることは明らかです。値については、アルテラのドキュメントで0.001 uF〜0.1 uFが指定されていたため、0.01 uFで解決しました。残念ながら、3 cm未満で別のコンデンサが必要になることを心に留めていますが、回路図に実装することを覚えていませんでした。ここでの提案に基づいて、各Vdd / GNDペアに並列に1 uFのコンデンサも追加します。

消費電力について-100ビットシフトレジスタに100個のロジックエレメントを使用します。動作の頻度は、シフトレジスタの読み取りに使用するMCUのSPIインターフェイスに大きく依存します。AVR Mega 128LがSPIに許可する最も遅い周波数（62.5 kHzなど）を使用します。マイクロコントローラは、内部発振器を使用して8 MHzになります。

以下の答えを読んで、私は今、自分のグラウンドプレーンについてかなり心配しています。Olinの答えを理解したら、各コンデンサのGNDピンをグランドプレーンに接続しないでください。代わりに、GNDピンを最上層のメインGNDネットに接続してから、そのGNDネットワークをメインリターンに接続する必要があります。私はここで正しいですか？

この場合、グランドプレーンは必要ですか？ボード上の他のチップは、MCUと別のCLPD（ただし、同じデバイス）のみです。それ以外は、単なるヘッダー、コネクター、受動要素の集まりです。

これは、1 uFコンデンサとV _ccのスター型ネットワークを備えたCPLD です。これはより良いデザインのように見えますか？

私の心配は、スターポイント（またはエリア）が同じレイヤー上にあるため、グランドプレーンに干渉することです。また、V _ccをより大きなコンデンサのV _ccピンに接続していることに注意してください。これは良いですか、またはV _ccを各コンデンサに個別に接続する必要がありますか？

ああ、非論理的なコンデンサのラベルを気にしないでください。今すぐ修正します。

$V_{DD}/V_{SS}$
$\mu$

編集
3番目のスクリーンショットは、間違いなく最高の分離効果です。（トレースを真っ直ぐに下ろします。）グランドプレーンにも、それに接続するビアにも問題はありません。キャップとCPLDピンの間にビアを配置しないでください。距離キャップ-CPLDは、可能であればさらに短くする必要があります！:-)

edit 2
最初はパッケージに注意を払いませんでしたが、4番目のスクリーンショットで明らかになります。キャップのパッケージは巨大です。Markがそれについてもメモしているのを見て、彼に同意します。小さいサイズに切り替えます。0402は最近ではかなり標準的なものであり、PCBアセンブリショップでも0201を実行できます。（AVXには0201パッケージに10nF X7Rがあります。）パッケージを小さくすると、コンデンサをICの近くに配置することができますが、隣接するトレース用のスペースを確保できます。

さらに読書
MLCコンデンサのバイパス/デカップリング・アプリケーションを選択します。AVXドキュメント
デカップリングコンデンサを使用します。サイプレス文書

バイパスキャップがバイパスしているチップから基板の反対側に配置されている場合、一般的には大した問題ではないことに同意します。BGAパッケージでは、これが一部の電源/グランドペアをバイパスする唯一の方法です。ポイントは、バイパスキャップループを最小化することです。それを達成する最良の方法がバイパスキャップをチップの下に置くことである場合、それは問題ありません。

ただし、あなたの場合は意味がありません。最上層にはキャップが配置されていないため、ピンに直接接続し、グランド層にビアを追加します。

バイパスとは無関係にレイアウトが気に入らない別の理由があります。チップのグランドピンとバイパスキャップのグランド側との接続をメインのグランドプレーンを横切って実行しています。これで、グランドプレーンではなく中央給電のパッチアンテナができました。高周波ループ電流をグランドプレーンから離してください。チップとバイパスキャップ間のループが合理的にできる限り短くなっていることを確認し、そのループのグランド部分を1か所でマスターアースネットに接続します。ループのパワー部分についても同じことが言えます。これにより、良好なグランドおよび電源接続を提供しながら、高周波電流を抑制します。これはバイパスには関係ありませんが、RFエミッションに関しては重要です。

（ご存じのように）目的は、電源とグランドの間にできるだけ低いインピーダンスを提供することです。そのため、トレース（ピンからコンデンサまで）をできるだけ短くすることが重要です。4層以上のボードを使用すると、良好な高周波性能を実現するのがはるかに簡単になりますが、2層のボードで注意して行うことができます。

私はかなりの数の2層FPGAテストボードを作成し、同じ層にキャップとトレースを使用してStevenが言及した方法を使用しました-通常、各電源ピンのセット（100nFに最も近い1uFと10uFをさらに2、3個外に出します。

上記の設計でビアを使用する場合、理想的には、トレースが最初に出会うのはコンデンサであり、ビアではありません（つまり、上記のようにビアを使用）。したがって、上記の設計では、ピンとビア、ビアのすぐ隣（つまり、ビアがパッドの延長のようにトレースがない）、可能な限り小さなループを作成します。底面にキャップがある場合（グランド/電源プレーンへのビアを使用してICの「下に」配置するのが非常に一般的です）、ピンからビアへの非常に短いパスを維持し、もう一方のビアのすぐ隣にキャップを配置します側。

広い帯域幅にわたってインピーダンスを低く保つことが重要です。異なる値のコンデンサは、通常、SRF（自己共振周波数）が異なり、キャップが大きいほどSRFが低くなります。したがって、2 x 1uF、4 x 100nF、8 x 10nFをCPLD / FPGAレールに配置すると、これを実現するのに役立ちます。ベンダーのアプリノートや開発ボードの回路図を見ると、上記と非常によく似たデカップリングシステムが表示されます。

周波数に対するコンデンサインピーダンスの例を次に示します（TIのドキュメントから）。

両方の方法でビアを使用する必要がある場合、上部または下部のキャップは実質的な違いはありません。

この場合、底部のキャップは、直接アースに接続し、ビアまたは同等の使用が避けられないため、適切です。

しかし、目的はチップとキャップの間のループを最小化することであると理解していると言います-そして、不要なループを作ります。それほど大きくはありませんが、必要以上に大きくなっています。キャップからICパッドの下を通り抜けてから、ICパッドに戻ります。キャップの隣のICの外側にビアを配置して、キャップとICの間にループがほぼゼロになるようにするか、おそらく、ここに示すように、ICの下にあるキャップをビアのすぐ下に配置するか、電気的に何よりも、n =ビアをいくぶん下に移動し、ICへのトラックが可能な最小ループのためにビアと出会うビアに対してキャップを正しく配置します。

それは重要ですか？-おそらくない。しかし、約0のコストでICピンに対するキャップを正しく得ることができれば、そうするのは良いことです。

より潜在的に深刻な問題があります。

track / trackまたはtrack groundplaneを使用して、VCC / Gnd分布について尋ねます。
これらのトラック/グラウンドプレーンは、グラウンドインピーダンスを最小化するのに役立つ可能性がありますが、グラウンドプレーンの「ランドスケープ」を通る下部のトラックが多くの問題を引き起こす可能性がある「スロット」を減らすことができます。そこに示されているように、最下層のスロットにすてきな小さな放射アンテナがあります。IC +から左手経由で実行され、次にスロット+キャップまで実行されます。これはおそらく、数百MHzで有用な結合ループです。

他の場所では、グランドプレーンスロットの上部トラックで+ veを使用し、リモートポイント（IC + veなど）に接続し、ICのグランドピンをICのグランドプレーンに接続します。電流は、トップトラックを介してスロットを経由してICに流れ、IC gndピンの場合はグラウンドプレーンに流れ、gpを介して電源に向かって流れますが、途中でスロットに接触します。スロットを迂回するために、スロットの周囲の適切な低インピーダンスパスに横に移動してから、トップトラックの下に戻り、途中で戻ります。スロットの側面および周囲のグランド電流の流れにより、非常に優れたUHFトランスミッタが作成されます。また、受信機としても機能します。

一部の人々はこれらを設計する必要があります-あなたはそれらを無料で持つことができます:-(。

フリースケールのアプリケーションノート-Compact Integrated Antennasのコメント ：

最悪の場合、それぞれのパスのバランスを取り、すべてのポイントでトラック間の分離を最小限に抑えることができる場合は、グラウンドとV +の2つのトップトラックを使用することをお勧めします。実行可能な場合、星の分布が最適です。1つの電源トラックに複数のフィードを配置することを避けられない場合は、1つの場所のコンポーネントによってトラックペアに配置された信号が、同じトラックペアの他のコンポーネントに悪影響を与えないようにします。単一の電力供給場所への複数のトラックベースの電力供給経路を持つすべてのコストで無効。古典的な理想的でめったに実現不可能なシステムでは、すべての給電は、電源でのみ結合する星型配置になっています。

キャップを底に置くと、ボードはピックアンドプレースとリフローオーブンに追加で通す必要があります。これにより、完成したボードにコストが追加されます。

多少トピックから外れていますが、周波数要件は（非常に）控えめなので、CPLDのドライブ強度またはスルーレートを下げるオプションがあります（サポートされている場合）。ロジック遷移が急になるほど、含まれる高周波成分が多くなります。スルーレートを遅くすると、スイッチングトランジェントが減少し、デカップリングネットワークの要求が減少します。