DCベンチ電源の出力コンデンサーのサイズを変更するにはどうすればよいですか？

私はDCベンチ電源を設計しており、出力コンデンサを選択することになりました。関連する多くの設計基準を特定しましたが、理にかなった設計プロセスにこれらをシーケンスしようとするので、私はまだ推論が少し円になっていることに気付いています。

これがどうなるかを理解するための作業回路図を次に示します。定電流回路は描かれていません。

これまでに私が理解している考慮事項/関係は次のとおりです。

• 高速負荷ステップ中、$C_{out}$緩和応答する制御ループのために必要な期間における出力電圧の変化アンダー/オーバーシュート）。一般に、コンデンサが大きいほど、アンダーシュート/オーバーシュートは小さくなります。

• $C_{out}$は、制御ループの周波数応答に関与します。負荷抵抗との相互作用によって極に寄与し、独自の実効直列抵抗（ESR）との相互作用によって零点に寄与します。

• 一般に、高速（高帯域幅）制御ループは、所定のアンダーシュートを達成するために必要な出力容量を削減します。

• （ステップの右側の垂直ビット）のESRによって生成されるアンダー/オーバーシュートの部分は、より高速な制御ループでは削減できません。サイズは、純粋に電流（ステップサイズ）とESRの関数です。$C_{out}$

• 電源によって駆動される回路は、たとえば接続された回路の電源レールバイパスコンデンサの合計など、追加の容量に寄与する場合があります。この静電容量はと並列に現れます。これらが値と等しいかそれを超えて、極が1オクターブ以上下に移動することは考えられません。このような状況では、電源の性能が適切に低下し、たとえば発振に陥ることはありません。$C_{out}$$C_{out}$$C_{out}$

• 出力容量に蓄積されるエネルギーは、電源の電流制限回路の制御外にあります。大きな出力コンデンサを使用すると、制御ループの設計にいくつかの罪が隠される可能性がありますが、制御されていない電流サージのリスクに接続された回路がさらされます。

• 電圧設定点が低下すると、負荷が接続されていない場合でも、ダウンプログラミング速度の仕様を満たすのに十分なだけ出力コンデンサを急速に放電する必要があります。出力容量と指定されたダウンプログラミング速度に比例した放電経路が存在する必要があります。場合によっては、出力電圧サンプリング回路（抵抗分割器）で十分な場合があります。他の場合には、シャント抵抗または他の回路機能が必要になる場合があります。

私の質問は、「DCベンチ電源設計用の出力コンデンサの選択方法は？」です。

私の最高の推測はこれです：

• 控えめな値、この場合は100µF始めます。$C_{out}$
• 全負荷ステップ（0-300mA）の最大出力電圧（30V）でアンダーシュート仕様（最大50mV、25mv推奨）から逆方向に作業し、利用可能なコンデンサのESRを考慮して、どのような帯域幅が必要かを確認しますアンダーシュートを仕様内に維持してください。
• 必要なクロスオーバー周波数を下げるか、ESR値を下げるために、より大きな値に移動します。$C_{out}$

私は正しい軌道に乗っていますか？より経験豊富な実務家からのガイダンスは非常に感謝されます:)

とにかくLTspiceで回路全体を持っているようです。スタートアップ分析により、知りたいことのほとんどがわかります。「大きな」（45 V）DC電源をパルス定義のある電源に置き換えます。つまり、0 Vで始まり、短時間（10〜100 nsなど）以内に45 Vにステップするものです。 （たとえば1 µs）。そうすれば、すべてのコンデンサが電源の入っていない回路用に初期化され、レギュレータが出力コンデンサを充電するのが最善であることがわかります。このセットアップを使用すると、全体像が得られます。まず、充電されていない出力コンデンサが出力全体にデッドショートを発生させるため、レギュレータが最大値で開始することがわかります。電流。出力コンデンサの電圧が目的の値に達すると、オーバーシュートの可能性も観察できます。

別の方法としては、出力に電流ソース（実際にはシンク）を含め、0 Aと最大値の間をステップします。所望の出力電流。

経験則として、最大1 Aあたり1000 µFから始めます。設計された出力電流と試行（ ".step param"）値の上下（10 µF、47 µF、100 µF、470 µF; 4.7 mF、10 mF）。また、物事はそれほど重要になりません。パストランジスタはNPNであり、この設計は基本的に安定しています（PNPパストランジスタを使用するLDOとは対照的です）。回路の安定性解析は本当に良いアイデアかもしれません。回路図は、一見共通のコレクタパストランジスタを備えたリニアレギュレータによく似ていますが、実際には共通のエミッタ回路があり、それらは不安定になる傾向があります。その理由は、一般的なコレクタアンプの出力インピーダンスは、トランジスタのベース駆動インピーダンスをトランジスタのベータで割ったものであり、この値は負荷が変化しても大きく変化せず、低いためです。一方、エミッタ接地アンプの出力インピーダンスは、負荷自体によって定義されます。これは、せいぜい特定の範囲内に留まりますが、もちろん電圧レギュレータ自体に設計することはできません。（*）

リニアレギュレータの安定性について非常に良い説明があるソースを次に示しますが、この例では「PNP」と「NPN」を交換する必要があります。「通常の」方法でパストランジスタをリニアレギュレータに配線する場合、引用符は次のとおりです。「LDOレギュレータのPNPトランジスタ[...]は、コモンよりも高い出力インピーダンスを持つコモンエミッタと呼ばれる構成で接続されます。 NPNレギュレーターのコレクター構成。」（National Semiconductor-現在TI-app'note AN-1148、セクション9）

（*）重要な問題を見落としていたため、最初のバージョンの回答を編集する必要がありました。他の投稿へのいくつかのコメントでわかるように、問題はビンテージラボ機器の修理に関係しており、ものを修理することから十分に学ぶことはできません。以下は、ART＆SCIENCE OF ANALOG CIRCUIT DESIGNに掲載されているJim Williamsの記事「Ficing of Fixing」からの抜粋です。

ああ、私は自分をだますことについての部分が好きです...

基本的に、等価抵抗と等価静電容量（出力キャップと並列）の観点から、負荷の最良および最悪のケースを考慮する必要があります。絶対に負荷を考慮して設計することはできません。

負荷抵抗の極端な値の場合、パス要素が分配できる最大電流によって決定されるので、最小値を決定するのは十分簡単です。ただし、出力ポールを低い周波数に引っ張り、安定性を損なう可能性があるため、高インピーダンス負荷も考慮する必要があります。

入力にかなりのバイパス/タンクコンデンサがあるボードを負荷として接続する場合、レギュレータへの影響を無視することはできません。DC入力が470-1000uFのボードは、それほど困難なく使用できます。

また、実際には、レギュレータは負および正のトランジェントに対して同じように反応しません。正および負の両方のロードダンプでステップ応答を評価する必要があります。使用するオペアンプのSPICEモデルがこの差を予測/シミュレーションするのに十分であるかどうかを心配する必要があります。

さらに読むには、Lincon-MoraのLDOに関する本をお勧めします。私が知る限り、それは線形レギュレータに関する唯一の最新の（すなわち印刷中の）本であり、彼はいくつかの業界経験を持っています（TIで働いていました）。本の最初の章には、過渡応答を計算/推定するための理論/式といくつかの例があり、安定性に入るシステム設計に関する章があります。悲しいかな、本はボードレベルのレギュレータに焦点を当てているため、本の完成した設計例（理論ではない）は通常、負荷容量がレギュレータの出力キャップよりも少なくとも1桁小さいと仮定しています。 。彼の設計アプローチのマントラは、基本的に「線形レギュレータの設計サイクルは通常、出力から始まり入力で終わる」です。