ゲート容量を測定するにはどうすればよいですか？

IRF530Nなど、パワーMOSFETのゲート容量を直接測定する効果的な方法はありますか？

回路の動作は、実効ゲート容量がおそらくデータシートに記載されている値の2倍以上であることを示しており、オペアンプの周波数$R_O$ +を下げることでオペアンプの安定性が失われます$C_{iss}$ポール。

これは助けになる場合の回路図ですが、実際に配線できるテストフィクスチャの一般的なケースに興味があり、そこに任意のTO-220 MOSFETをポップし、スコープトレースまたは何かから実効容量を計算しますそのような。

ベンチでMOSFETの入力容量を測定する実用的な方法はありますか？

結果報告

どちらの答えも重要な洞察を提供しました。振り返ってみると、私の直接的な質問に対する簡単な答えは、「ゲート容量を測定するにはどうすればよいですか？ゲート電圧とドレイン電圧のさまざまな組み合わせで！」

これは私にとって大きな洞察を表しています。MOSFETには単一の静電容量がありません。私はあなたが範囲を記述でまともなスタートを作るために、少なくとも2つのチャートが必要だと思うし、静電容量をすることができ、少なくとも一つの条件がある方法より引用さよりも$C_{iss}$値。

回路に関しては、引用された値の半分未満のIRFZ24NでIRF530Nを切り替えることで、いくつかの改善を行いました。しかし、それは最初の不安定性を克服しましたが、それが可能にした以下のテストは、より高い電流でフルアウト発振を示しました。$C_{iss}$

私の結論は、オペアンプとMOSFETの間にドライバ段を追加する必要があるということです。MOSFETの入力容量に対して非常に低い実効抵抗を示し、オペアンプの0dB周波数をはるかに超える極を駆動します。元の投稿では言及されていませんが、かなりの速度、たとえば1µsのステップ応答が必要であるため、安定性を達成するためにオペアンプに強烈な補償を適用することは実行可能なオプションではありません。帯域幅を犠牲にしすぎます。

この回答では、FET C issの測定方法については触れていません。$C_{\text{iss}}$、を行うことには実際の価値がないからです。静電容量はこのような重要なFETパラメータであるため、メーカーはほぼすべての状況で決定的な静電容量データをすべてのデータシートに提供します。（静電容量の完全なデータを提供しないデータシートを見つけた場合は、その部分を使用しないでください。）データシートのデータを考えると、自分でゲート静電容量を測定しようとすると、ヨセミテの写真を撮るのと少し似ていますアンセル・アダムスは彼が撮った写真をあなたに手渡すためにそこにいます。

価値があるのは、C issの特性を理解することです$C_{\text{iss}}$それらの意味、およびそれらが回路トポロジによってどのように影響を受けるかを理解することです。

についての事実、あなたはすでに知っている$C_{\text{iss}}$

• = C gs + C $C_{\text{iss}}$$C_{\text{gs}}$$C_{\text{gd}}$
• はほぼ一定の値で、ほとんど動作電圧に依存しません。$C_{\text{gs}}$
• は、ミラー効果とは関係がなく、ミラー効果とは関係ありません。$C_{\text{gs}}$
• は V dsに強く反比例し、動作電圧範囲全体で簡単に1桁変化します。$C_{\text{gd}}$$V_{\text{ds}}$
• は、ミラー効果の寄生的な原因です。$C_{\text{gd}}$

これらの解釈は一見単純に見えますが、微妙な事実は扱いにくく、混乱を招く可能性があります。

に関するワイルドで根拠のない主張-せっかちな人のために$C_{\text{iss}}$

の有効値は、それがどのように現れるか、回路トポロジー、またはFETがどのように何に接続されているかに依存します。$C_{\text{iss}}$

• FETが回路内でソースにインピーダンスがあり、ドレインにインピーダンスがない場合、ドレインが本質的に理想的な電圧に接続されている場合、は最小化されます。C gsは事実上消滅し、その値はFET相互コンダクタンスg fsで除算されます。この葉CはGDの見かけの値支配するC ISSを。この主張に懐疑的ですか？良いですが、後で真実になることが心配されることはありません。$C_{\text{iss}}$$C_{\text{gs}}$$g_{\text{fs}}$$C_{\text{gd}}$$C_{\text{iss}}$

• ドレインにインピーダンスがあり、ソースにインピーダンスがゼロのFETを回路に接続すると、が最大になります。C gsの完全な値が明らかになり、さらにC gdにg fs（およびドレインインピーダンス）が乗算されます。したがって、C gdが（もう一度）C issを支配しますが、今回は、ドレイン回路のインピーダンスの性質に応じて、信じられないほど巨大になる可能性があります。こんにちはミラー台地！$C_{\text{iss}}$$C_{\text{gs}}$$C_{\text{gd}}$$g_{\text{fs}}$$C_{\text{gd}}$$C_{\text{iss}}$

もちろん、2番目のクレームは、ハードスイッチFETの最も一般的な使用例であり、Dave Tweedがその答えで語っています。このような一般的な使用例は、メーカーがそれをテストおよび評価するために使用される回路とともに、ゲート充電チャートを普遍的に公開しています。最終的には、最悪の最大ケースになり ます。$C_{\text{iss}}$

ここでの良いニュースは、回路図を正確に描いていれば、が最小の最初のクレームの場合があるため、Miller高原を心配する必要がないということです。$C_{\text{iss}}$

いくつかの定量的詳細

回路のように接続されたFETの方程式を導き出しましょう。Szeの6要素モデルなど、MOSFETに小信号ACモデルを使用する場合：$C_{\text{iss}}$

^{この回路のシミュレーション – CircuitLabを使用して作成された回路図}

ここでは、、 C bs（バルクキャパシタンス）、および R ds（ドレインからソースへのリーク）の要素を破棄しました。これらはここでは必要ではなく、単に複雑なためです。Z gを見つける：$C_{\text{ds}}$$C_{\text{bs}}$$R_{\text{ds}}$$Z_g$

=gfsRsense+$\frac{V_g}{I_g}$$\frac{g_{\text{fs}} R_{\text{sense}}+1}{s \left(C_{\text{gd}} \left(g_{\text{fs}} R_{\text{sense}}+1\right)+C_{\text{gs}}\right)}$ $\frac{\frac{s C_{\text{gs}} R_{\text{sense}}}{g_{\text{fs}} R_{\text{sense}}+1}+1}{\frac{\text{Cgs} s C_{\text{gd}} R_{\text{sense}}}{C_{\text{gd}} \left(g_{\text{fs}} R_{\text{sense}}+1\right)+C_{\text{gs}}}+1}$

$C_{\text{iss}}$

$C_{\text{iss_eff}}$$\frac{C_{\text{gd}} \left(g_{\text{fs}} R_{\text{sense}}+1\right)+C_{\text{gs}}}{g_{\text{fs}} R_{\text{sense}}+1}$$\frac{C_{\text{gs}}}{g_{\text{fs}} R_{\text{sense}}+1}+C_{\text{gd}}$

$C_{\text{gs}}$ is divided by $g{\text{fs}}$ (and $R_{\text{sense}}$) , hence obscured by transconductance, and $C_{\text{gd}}$ is added unmodified. Also, if $R_{\text{sense}}$ = 0, $C_{\text{iss}}$ = $C_{\text{gs}}$ +$C_{\text{gd}}$.

For an IRF530N at $V_{\text{ds}}$ = 25V, $C_{\text{gs}}$ = 900pF, $C_{\text{gd}}$ = 20pF, $g_{\text{fs}}$ = 20S: $C_{\text{iss_eff}}$ = 63pF. LM358 with 63pF loading ends up with about $35^{\circ }$ phase margin ... not oscillatory, but pretty ringy.

But, if $V_{\text{ds}}$ where to fall to 3V, $C_{\text{gd}}$ would increase to ~200pF (Fig 5 in datasheet), and $C_{\text{iss_eff}}$ increase to 243pF. And when using a LM358 OpAmp, with open loop output impedance of ~2kOhms at the crossover frequency, that turns out to be a problem.

Let's look at the response. I'll use a Nichols chart here because that will show open loop and closed loop response simultaneously.

Here, the rectilinear grid is the open loop, while the contour lines show the closed loop (green contours for dB magnitude and gray contours for phase). The blue curve is $V_{\text{ds}}$ of 25V, and at the crossover point (at the red dot -- 502kHz), phase margin is indeed $35^{\circ }$, and closed loop peaking of about 5dB.

The purple curve is for $V_{\text{ds}}$ of 3V, and the corresponding open loop phase margin is ~ $-3^{\circ }$. For the closed loop, look at the ascent of mount Nichols, the curve pretty much nails the peak which would ideally correspond to infinite peaking. Of course that won't happen, but the system would be unstable.

It is no surprise that the main problem here is the open loop output impedance of the LM358. Even with a FET-circuit topology that has minimal expression of $C_{\text{iss_eff}}$, the LM358 is not adequate. An amplifier with open loop impedance of 50 Ohms or less and phase margin greater than $75^{\circ }$ would probably solve the stability problems.

The gate capacitance of a MOSFET is a more complicated topic than a lot of people realize. It depends very strongly on the operating conditions of the device. This makes sense — the capacitance we're talking about has the gate itself as one plate, which is a fixed physical structure, but the other "plate" is not just the source, drain and substrate structures nearby, but also the charge carriers flowing in the source-to-drain channel, and their concentration varies considerably.

To get some insight into this, look at Figure 6 in the IRF530N datasheet (reproduced below), which shows the gate charge as a function of gate-source voltage. The definition of capacitance is $\frac{\Delta charge}{\Delta voltage}$, so given how this chart is laid out, the effective gate capacitance is the inverse of the slope of the curve at any given point.

The $C_{ISS}$ value is measured at $V_{GS}$ = 0V, so it corresponds to the slope at the lower-left corner of the graph. But note how the graph flattens out near the threshold voltage — this reduced slope indicates a much greater effective capacitance (roughly 10×) at that operating point. And more to the point, this is exactly the point at which your current regulator circuit is operating.

So, to fully characterize the load capacitance your opamp is seeing, you need to test the MOSFET in the manner shown in Figure 13, with suitable bias voltages on the gate and drain.

You can ground the source, connect the drain to the desired bias voltage (with a large capacitor - maybe 1uF ceramic) across drain-source) and directly measure the gate capacitance with a battery-powered meter or LCR bridge. The Vishay datasheet says around 0.7nF at 30V and 1nF at 2V Vds (for Ciss).

If you don' t have a C meter, a reasonably small value (maybe 0.5 volt) square wave can be applied to the gate through a suitable resistor (maybe 1K) and you can observe the charge/discharge times to 1/e with a scope (x10 probe), then subtract the scope probe capacitance.