C ++やpythonと同じように、VHDL用のオープンソースライブラリはありますか？

C ++またはpythonの問題に近づいているとき、コードを大幅に持ち上げる多くのライブラリーが存在します。C ++ではGNU GSL、BOOST、またはFFTW、PythonではNumPyまたはSciPyについて考えています。多くの点で、これらのリソースが存在するという事実は、これらのそれぞれの言語でのコーディングを価値のあるものにします。

IEEE標準ライブラリーは、データ型（C標準ライブラリーのようなもの）などのごく基本的なものだけをカバーしているようです。

VHDLでは、オープンソースライブラリを使用するのではなく、問題を解決する「IPコア」を購入または検索できるようです。Pythonでは、シリアルデバイスと通信する場合、import serial基本的にはこれで完了です。VHDLでは、シリアルプロトコルを一から作成するのに悩まされるか、そのような作品を作成した人が見つかるまで、さまざまなリポジトリをググググ回らなければなりませんでした。次に、単に何かを含めてそれを呼び出すのではなく、コードの一部をプロジェクトにパッチします。同様に、FFTを実行したい場合、Googleを介してVHDLでFFTの例を見つけることができますが、FFTWのような単純なものはありません。

プロジェクトにインポートできる包括的なオープンソースライブラリはありますか？なぜ誰もが同じものの多くのために独自のコードをロールしているように見えるのですか？

私は「The PoC Library」の開発者および保守者です。私たちは、パッケージ（新しいタイプと関数のコレクション）とモジュールで構成されるこのようなライブラリを提供しようとしています。これには、共通のFIFO、演算、クロスクロックコンポーネント、低速I / Oコンポーネント、およびイーサネット/ IP / UDPスタック（次のリリース）が付属しています。

@crgraceで説明したように、モジュールの設計は非常に複雑です。

• 多くのプラットフォームで動作します
• ほとんどのベンダーツールチェーンをサポート
• オーバーヘッドがない/少ない

私たちのライブラリには、ベンダー、デバイス、さらにはデバイスサブファミリーを区別して適切なコードまたは最適化された実装を選択するための内部構成メカニズム（PoC.config）があります。また、ある時点で合成コードとシミュレーションコードを区別します。

たとえばPoC.fifo_cc_got、FIFOを制御するための「共通クロック」（cc）インターフェイスとput / got信号を備えたFIFOです。fifoは、幅、深さ、塗りつぶし状態ビット、および実装タイプで構成可能です。LUTベースのRAMまたはオンチップRAM（ocram）の実装タイプを選択できます。このfifoがアルテラのocramオプションで合成される場合、altsyncramを使用します。ザイリンクスを選択した場合、汎用のBlockRAM記述を使用し、明示的なキャリーチェーンのインスタンス化によってポインター演算を実装します（ザイリンクスXSTは最適なソリューションを見つけられないため、手動で行います）。

「依存クロック」（dc）と独立クロック（ic）インターフェースを持つ他の2つのfifoタイプがあります。したがって、通常のfifoからクロスクロックfifo（PoC.fifo_ic_got）に切り替える必要がある場合は、エンティティ名を変更し、クロックを追加して、2番目のクロックドメインにリセットします。これですべてです。

これは、複数のプラットフォームで動作し、さまざまなツール（Spartan-> Virtex、Cyclone-> Stratix; ISE、Vivado、Quartus）でコンパイルできる共通モジュールを作成することが可能であることを証明しています。

PoC以外にも、他のオープンソースライブラリがあります。

• VHDL-エクストラ
• VHDLのlibc
• easicsのPCK_FIO
• Martin J ThompsonのVHDL GitHubリポジトリ
• Guy Eschemanのnoasic
• open-vhdl
• 汎用FIFO
• vhdl-examples
• vhdlbyexample
• vhdl-libs-pro
• hdl4fpga
• OpenCores
• Aeroflexガイスラー
• ステファンVHDL
• ...

GitHub の "Discover Free and Open Source Silicon"（FOSSi）プロジェクトは、主にvhdl、verilog、systemverilog、またはその他の重要なハードウェア記述言語（hdl）を使用するすべてのGitHubプロジェクトの参照可能なデータベースを提供します。

以下も参照してください。

• FOSSiについて
• FOSSI Foundation
• LibreCores

あなたが説明するようなオープンソースライブラリは、VHDLやVerilogにとっては、汎用プログラミング言語の場合ほど有用ではありません。これは、特定の関数をどのように実装するかは、実行しようとしていることに応じて非常に多くなるためです。FPGAに適したコードはおそらくASICにはそれほど良くなく、逆もまた同様です。

また、ハードウェアについて説明しているため、FFTを実行する関数には、ワード幅、クロック、リセット戦略などの詳細が必要であり、手を縛ってデザイン全体を制約します。関数を非常に柔軟にすると、莫大なオーバーヘッドが発生します。

最後に、たとえばCに多数のライブラリを含める場合は、実行可能ファイルのサイズを確認します。そこには膨大な量の膨張があります。これは、ソフトウェア開発（ほとんどの場合）では重要ではありませんが、FPGA、特にASIC開発では重要です。不要なオーバーヘッドを合成するのは意味がありません。

つまり、そのようなライブラリはなく、現在のアプローチは健全です。

VHDLとVerilogは記述言語であり、ハードウェアブロックを記述します。C ++のシリアルドライバーは、VHDL / VerilogのシリアルIPに変換される場合があります。

opencores.orgは、これまでで最大のオープンソースデータベースです。

（Githubを介した）検索、ダウンロード、コード参照のプロセスを容易にするために、この最新のインターフェースを使用できます。

http://freerangefactory.org/cores.html

たとえば、シリアルを検索する場合は、次のようになります。

http://freerangefactory.org/cores/communication_controller/serial_uart_2/index.html

GitHubのコードに直接ジャンプします。そこで、シリアルモジュールを非常に簡単にインスタンス化し、それに独自の回路を接続して、データの送受信を開始できることがわかります。これは、C ++のシリアルライブラリと同じくらい簡単です。

これがお役に立てば幸いです。

（@MarkUが言及したように）この種のことのために私が最初にアクセスするサイトは、opencores.orgです。

たとえば、BSDライセンスの下でリリースされた、VHDLで記述されたパラメーター化されたFFTエンジンがあります。ステータスは「ベータ版」です。

検証には、オープンソースVHDL検証方法論（OSVVM）があります。
OSVVMは、機能カバレッジ、制約付きランダム、およびインテリジェントカバレッジランダム化（インテリジェントテストベンチ手法）の実装を簡素化する、包括的な高度なVHDL検証手法です。また、共有トランスクリプトファイル、エラー報告、ログ（条件付き印刷）、メモリモデリングの実装も容易になります。

OSVVMのWebサイトとブログはhttp://osvvm.orgにあります。パッケージは、https：//github.com/JimLewis/OSVVMの githubでも入手でき ます。