1つのメモリチャネルに複数のDIMMを組み合わせる

同じラインでより多くのチップを接続すると、その容量性が向上し、したがって周波数が低下することをすべての電子技術者が知っています。したがって、メモリ速度はチャネル内のチップ数に依存する必要があります。この場合、DDRメモリメーカーはどのようにして、この情報なしで、例えばDDR3-1333MHzとして自分のデバイスにラベルを付けることができますか？ 1チャンネルあたりのチップ数に制限はありますか？それとも1チャンネルあたり1つのモジュールが想定されていますか？

それとは別に、マルチコアアーキテクチャで容量の不均衡があるとどうなりますか。これは私のMBメーカー、X58A-UD3Rからの、3チャンネルモード用に4つのモジュールを使うための推奨です 4GB + 2GB + 2GBを使えますか（タイミングが同じであると仮定して）。パフォーマンスへの影響インテルのコントローラは、インターリーブモードが3チャンネルの利得を得るために必要であると言います。そのような容量の不均衡があるときインタリーブに何が起こるでしょうか？

異なるタイミングのモジュールを組み合わせるとどうなりますか？最悪の公分母を選ぶべきですか？

つまり、環境に応じてDIMMの仕様はどのようになるのでしょうか。 DIMMの仕様はどのように動作すると考えられている環境と関連していますか？

もともと投稿されました http://www.tomshardware.co.jp

私はそこにあることを発見しました ギャングとアンギャング マルチチャンネルヘネシーとで。私達が読んだパターソン（彼らはどこからこの情報を得ますか？）

i7は1つの192ビットとして機能することができる3つの64ビットメモリチャンネルを持っています   これは、メモリコントローラが1つしかないためです。   アドレスは両方のチャネルで送信されます

つまり、Intel Core i7プロセッサは「連動」しているようです。したがって、一度に3つの一致dimmが読み取られるときだけ私はスピードアップをするでしょう。それまでの間、AMDは完全に独立したチャネル、つまり結合されていないチャネルを提供しています。ランダムアクセスメモリはAMDプロセッサでもっとランダムにアクセスできます。

それにもかかわらず、私が最初のチャンネルにもう一つのDIMMを追加したとしても、コントローラーがパラレル3チャンネルモードで3つの既存のパラレルスティックへのアクセスを停止するということは何も言いません。

編集する 図に示すように、もう1つDIMMスロットを追加したところです。CPU-ZとBIOSの両方で、まだ3つのチャネルがあることがわかります。コントローラが1または2チャンネルモードで動作していることを伝えません。 唯一の問題は、7-7-7から8-8-8へのタイミングの短縮です。 最初のチャンネルで。しかし、メモリアクセススキーマではなく、静電容量の問題であり、これは同じままです。