レーダーアプリケーションの大規模アレイ向けの実用的な広帯域デジタルビームフォーミング

デジタルビームフォーミングの背後にある数学は理解していますが、そのようなシステムが実際にどのように実装されているのかはわかりません。たとえば、Sバンドで動作する一般的なワイドバンドFMCWレーダーでは、（ベースバンド）パルス帯域幅は500MHzにもなることがあります。この信号をデジタル化するには、高速ADC、通常1GHzのサンプリング周波数が必要です。私の知る限り、これらのADCは安価ではありません。

ここで、20個のアンテナエレメントを備えたUniform Recular Array（URA）があるとしたら、RFフロントエンドを20回複製する必要があります。このRFフロントエンドには、通常、LNA、ミキサー、および高速ADCが含まれます。

さらに、上記のシステムで生成される膨大な量のデータは非常に大きく、大容量のメモリと処理能力を必要とします。

私の質問はこうです：

1. 上記のシナリオは、実用的なビームフォーミングシステムがどのように実装されているかを反映していますか、それともあまりにも単純すぎますか？ここで基本的な何かが欠けていますか？
2. そのようなシステムでハードウェアまたは処理の要件を減らすのに役立つハードウェア/信号処理のトリックはありますか？

ありがとう

私はそのようなシステムの設計にこれまで取り組んだことがありませんが、あなたの考えはお金にかかっていると思います。具体的には、はい、ビームフォーミングアレイには、何度も複製されるRFフロントエンドがあります。この点で、現代のフェーズドアレイレーダーの複雑さは驚くべきものです。さまざまな信号処理技術を使用してアレイ応答の制御の印象的なレベルでそれらの中に何百もの個別のアンテナ要素を持っている設計があります。

そして、ご想像のとおり、このようなアプローチは安くはありません。ギガサンプルクラスのADCは数千ドルの範囲で市販されていますが、このようなシステムで使用されるカスタムの低数量RFフロントエンドは、そのコストを小さくする可能性があります。そうであっても、この種の機能を持つレーダーは、非常に高価な大規模システム（数億ドル規模の戦闘機など）のサブシステムとしてよく見られます。

バックエンドのデジタル信号処理に関する限り、これは過去数十年にわたって発展してきたかなり成熟した市場です。主な目標は処理密度です。FLOPSの最大数を最小のボリュームにすることです。結局のところ、そのようなレーダーは航空機のようなスペースに制約のあるアプリケーションでよく使用されます。したがって、標準のシャーシアセンブリ（VPXやCompactPCIなど）にコンパクトにスタックできるカスタムFPGAやシングルボードコンピュータで行われる多くの処理を見ることができます。

わかりました-私が探していた手法は、合成開口レーダー（SAR）のような合成開口の定式化だと思います。静的ターゲットとレーダープラットフォームが関係する一般的な場合の「トリック」は、プラットフォームの動きを使用して非常に大きな開口を合成する従来のSARとは対照的に、すべてのアレイ要素が物理的に存在することでしょう。RFスイッチングを使用してプラットフォームの動きをシミュレートすることで、SARデータを順次キャプチャし、よく知られたSAR技術を適用して、望ましいパフォーマンス、つまり細かい角度分解能を実現できます。

この場合の「キャッチ」は、本格的なデジタルビームフォーマーと比較して、SARデータ取得に必要な追加の時間になります。もう1つは、この手法は受信のみのビームフォーミングのシナリオに有効である可能性があることです。

ASICコスト、つまり約2500万ドルの NRE設計コストを支払う顧客がいる限り、 20 ドル未満の繰り返しで、DCから100GHzまで、1つのCMOSチップで20個のフロントエンド、ADC、およびデジタルビームフォーミング演算をすべて取得できます。 費用