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Artix-7デバイスを除いて、ほぼすべての種類のザイリンクス7シリーズデバイスで動作するシリアルATAコントローラーデザインがあります。 純粋なデザイン（SATA 6.0Gb / s、150 MHzデザインクロック）は、Artix-7 200Tに実装できます。ILAコア（旧称ChipScope）を追加すると、タイミングが満たされません。 状況を緩和するために何をしましたか-各ILAコアに2つのパイプラインステージを追加しました-GTPトランシーバーとロジックの間に1つのパイプラインステージを追加しました-代替の実装戦略としてリタイミング、リマップ、ワイド配置を使用しました この画像は、通常の設計フローを示しています。ILAコアはSATAController（SATAC）および8ビットCPU（SoFPGA）から遠く離れていますが、コントローラーにはまだ障害のあるパスがあります（障害のあるパスを持つ唯一の領域です）。 Artix-7は一部のエリアでリソースをルーティングできないようです。そのような疑いを示すレポートを取得するにはどうすればよいですか？ また、リタイミング、リマップ、および幅広い配置戦略を試しました。結果はこれです： タイミングの失敗はほとんど同じです... PSこのデザインは、300を超えるBlockRAMのうち178のみを使用します。ザイリンクスISEを使用して他のデザインのほぼすべてのBlockRAMを使用しましたが、そのような動作に遭遇したことがありません。 編集： 以下は、スライスごとのすべての負のスラック値のヒートマップです（赤色）。

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