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どうすれば非常にシンプルな非同期DRAMコントローラを実装できますか？
必要最低限の非同期DRAMコントローラーを構築する方法を教えてください。自作のレトロコンピュータプロジェクトで使用したい30ピン1MB SIMM 70ns DRAM（1Mx9パリティ付き）モジュールがあります。残念ながらそれらのデータシートはないので、私はSiemens HYM 91000S-70とIBMの「DRAMの動作を理解する」から行ってきました。 私が終わらせたい基本的なインターフェースは / CS：入力、チップセレクト R / W：読み取り、書き込みなし RDY：出力、データの準備ができるとHIGH D：イン/アウト、8ビットデータバス A：入力、20ビットアドレスバス 更新を正しく行うには、いくつかの方法があります。行アドレスの追跡に古いカウンターを使用して、CPUクロックLOW（この特定のチップでメモリアクセスが行われない）中に分散（インターリーブ）RASのみの更新（ROR）を実行できるはずです。JEDECによると、すべての行を少なくとも64ミリ秒ごとに更新する必要があると思います（Seimensのデータシートによると、8ミリ秒ごとに512、つまり標準的な周期の更新/15.6us）。別の質問。読み書きをシンプルで正確にして、スピードまで何を期待すべきかを決定することに、もっと興味があります。 最初に、それがどのように機能するか、そしてこれまでに思いついた解決策について簡単に説明します。 基本的に、20ビットのアドレスを半分に分割し、半分を列に、もう半分を行に使用します。/ CASがLOWになったときに/ WがHIGHの場合、行アドレス、次に列アドレスをストローブします。それが読み取り、それ以外の場合は書き込みです。書き込みの場合、データはその時点ですでにデータバス上にある必要があります。しばらくすると、それが読み取りの場合、データは利用可能です。または、書き込みの場合、データは確実に書き込まれています。次に、/ RASと/ CASを、直観に反して名付けられた「プリチャージ」期間に再びHIGHにする必要があります。これでサイクルは完了です。 したがって、基本的には、各遷移間で不均一な特定の遅延があるいくつかの状態を介した遷移です。トランザクションの各フェーズの継続時間で索引付けされた「テーブル」としてリストアップしました。 t（ASR）= 0ns / RAS：H /現金 A0-9：RA / W：H t（RAH）= 10ns / RAS：L /現金 A0-9：RA / W：H t（ASC）= 0ns / RAS：L /現金 A0-9：CA / W：H t（CAH）= 15ns / …