SPI回線をどのように配線する必要がありますか?


17

回路図では、4つのSPIデバイスを接続します。SPIを最大8MHzで動作させます。ダンピング抵抗器の取り付けを心配する必要がありますか?ソース終端抵抗?それらを星の形で、または連続してルーティングする必要がありますか?多数のビアを追加すると信号の整合性が損なわれますか?

また、これらのデバイスは互いに25mm以内で非常に接近していることを付け加える必要があります。

回答:


11

シグナルインテグリティの観点から見ると、8MHzは実際にはそれほど高速ではないので、おそらく合理的なレイアウトで十分です。レイアウトに終端抵抗を含めることができます。それらが必要ない場合は、0オームの抵抗器を取り付けて、次のリビジョンで除外することができます。よりタイトなレイアウト(短いトレースなど)が得られるものであれば何でも(スター対シリアル)レイアウトします。スタブは高速レイアウトにとって悪いことだと考えられているので、どちらかを選択します。一部のパーツがシリアルに接続され、他のパーツがそこから分岐するスキームはありません。連続してレイアウトする場合は、スタブをメインラインからできるだけ短くしてください。ビアを追加すると信号の整合性が損なわれますが、前述したように、8Mhzで非常に大きなタイミングバジェットが発生する可能性が高くなります。もう1つの質問は、グランドプレーンと電源プレーンがありますか?その場合、信号は同じプレーンを基準にしてください(たとえば、グランドプレーンを基準にしてボードの一方の側でSCLKトレースを実行し、もう一方の側を経由して電源を基準にしてしばらく実行する)飛行機)。おそらく、シグナルインテグリティの問題を心配するよりもずっと前に、ここでEMCの問題を心配する必要がありますが、EMCはあなたのプロジェクトの懸念ではないかもしれません。


3
クロック周波数は実際には重要ではありません。信号の整合性とEMCの懸念を決定するエッジの立ち上がり時間と立ち下がり時間。スルーレート制御を使用せず、8 Mhzよりもはるかに高速に動作できるトランシーバーを使用しない場合は、バスクロックレートがはるかに低い場合でも、50 Mhzで発生する信号の整合性とEMCの問題はすべて50 Mhzになる可能性があります。これに対処する一般的な方法は、ある程度のスルーレート制御を備えたトランシーバーを使用するか、外部コンポーネントを使用して立ち上がり/立ち下がり時間を遅くすることです。
マーク

2
@Mark、立ち上がり時間はEMCの問題を引き起こしますが、必ずしも整合性の問題ではありません。タイミングバジェットは8Mhzと非常に大きいため、クロックがデータをラッチする前に信号が安定するため、シグナルインテグリティの問題なしにあらゆるタイプのEMCの問題を抱えることができます。私の推測では、彼はここで20ns近くのマージンを持っています。もちろん、クロックが二重にラッチされるなどの問題が深刻な場合、彼は問題を抱えている可能性がありますが、恐ろしいレイアウトをむき出しにする可能性は低いです。より高い周波数では、整合性のために終端とレイアウトがはるかに重要になりますが、ほとんどの人はSPIについてそれについても考えていません
-bt2

2
一般に、(グランドプレーンと電源プレーンを備えた4層PCBで)ボードの一方の側から他方の側に移行する理由は、グランドプレーンから電源にリファレンスを変更するビアによってEMIが発生する可能性があるからです。
mohammadsdtmnd

5

エッジレートに依存します。FPGAなどの高速汎用チップで駆動する場合は、気になります。しかし、立ち上がり時間が非常に速い場合を除き、25 mmでは問題ありません。

@ bt2が言ったように、ビアは信号の完全性を損ないますが、私はこの距離でそれを心配しません。

弊社のサイトを使用することにより、あなたは弊社のクッキーポリシーおよびプライバシーポリシーを読み、理解したものとみなされます。
Licensed under cc by-sa 3.0 with attribution required.