回答:
これは、さまざまな理由でプロセッサに非常によく見られます。第1に、クロックはシステムで最も高い周波数の信号になる傾向があるため、より低い周波数の発振器を使用すると、放射されるRF干渉が減少します。次に、実際のコアクロック周波数をオンチップで生成するということは、クロック速度を設定できるということです。CMOSのクロック速度を下げると電力を節約できるため、CPUに独自のクロックレートを制御する機能を提供することで、ソフトウェアは必要に応じてCPU速度をスケーリングし、消費電力を削減できます。これは、デスクトップまたはラップトップコンピューターでも実行されます。コアは2〜3 GHzで動作しますが、マザーボード上では、シリアルバス（SATA、PCIe、およびUSB 3）を除いて、高速で動作するものはありません。
このクロック生成は、PLL（Phase Locked Loop）と呼ばれるデバイスで行われます。ほとんどのPLLには、電圧制御発振器（VCO）、1〜3つの分周器、位相コンパレータ、およびフィルタが含まれています。基本的な考え方は、VCOの出力を基準クロック周波数の整数倍にロックすることです。PLLの主要部分は、VCOの駆動電圧を生成します。これは、VCOの出力を分割し、基準クロックとの位相比較を実行することによって行われます。位相が進んでいるか遅れている場合、正または負の誤差電圧が生成されます。次に、この電圧はループフィルターに統合され、VCOの入力に渡されます。位相が進んでいる場合、VCO制御電圧が低下し、VCO周波数が低下します。フェーズが遅れている場合、VCO制御電圧が上昇し、VCO周波数が上昇します。最終的には、分周されたVCO出力と基準クロックの位相と周波数が一致し、PLLがロックされます。
この方法では、クロック周波数の整数倍しか生成できません。基準発振器が12 MHzの場合、PLLで2で除算すると2が乗算され、24 MHzの出力周波数が得られます。3で割ると36 MHzになります。4で割ると48 MHzなどになります。
入力または出力に別の分周器を追加すると、分数クロックレートを生成できます。PLLで2による除算と3による乗算は18 MHzを生成します。2で除算し、5で乗算すると、30 MHzになります。2で除算し、45で乗算すると、270 MHzになります。
別の考慮事項は、VCOの周波数範囲が制限されることが多いことです。これにより、VCO周波数が低すぎたり高すぎたりするため、大きな分周器を必要とする周波数の生成を防ぐことができます。基準入力とPLL出力の両方を分割できるように別の分周器を追加すると、この問題が多少緩和され、PLLがより広い範囲の周波数を生成できるようになります。分周が素数でない限り、VCOがその動作周波数範囲で動作するように、入力分周器と出力分周器に分割できます。
IMUの内部には、12MHzの入力クロックをより高い値に逓倍するハードウェア乗算器があります。これは、フェーズロックループと呼ばれるもので実現できます。このチップのようなものを、マイクロコントローラー内部のNB3N502（データシート）に想像してみてください。
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