制御された量のジッタを信号に追加する方法

バックグラウンド

デジタルクロックおよびデータリカバリ回路を開発しており、現在、設計の限界のテストと潜在的な長所と短所の発見に焦点を当てた評価段階に入っています。この特定の設計の重要なメトリックは、非同期入力信号のジッターに対する耐性です。このメトリックを評価するために、次のようなテスト設定を念頭に置いています。

^{この回路のシミュレーション – CircuitLabを使用して作成された回路図}

問題

テストの結果が有意義であることを確認するには、ジッタに次の特性があることが望ましいです。

• ランダムまたは擬似ランダム
• ガウス分布
• ノイズの標準偏差はパラメータ化されており、掃引できます（上記のJITTER CONTROL）

これは簡単に達成できることではないようです。制御された量のジッタをテストセットアップに注入する比較的簡単な方法はありますか？

私が今まで持っているもの

私はそれにいくつかの考えと研究を与えました、そして、これをハードウェアで実装する2つの潜在的な方法があります。

1. テスト回路の送信クロックがDUTよりも著しく高い場合、出力はオーバーサンプリングされる可能性があります。その後、余分なサンプルを出力に追加または削除して、離散量のジッタを注入できます。量子化ノイズのため、このジッタは完全にガウスではありません。ただし、テスト回路の送信データのオーバーサンプリングレートが十分に高い場合は、この懸念を軽減できます。
2. Kubicekらによるテストのセットアップ。（下）可変減衰器を備えた光伝送を使用して、目的の効果を実現します。なぜこれが上記を達成するのかは私にはまったく明らかではありませんが、スペクトルアナライザーが意図したとおりに動作するかどうかを判断できるはずです。

私の質問では、設計とテストのセットアップに関する多くの詳細が省略されていることを理解しています。私はこれをできるだけ概念的で一般的なものにしたいので、これは意図的なものです。これがデザイン固有の投稿にならないようにして、永続的な参照値の投稿を作成したいと思います。

1つの明白な答えは、デジタル信号発生器を使用して、VCOの制御入力に制御された量のノイズを追加することです。

このノイズ信号は、通常ジッタに関連する位相誤差ではなく、瞬間的な周波数誤差を表すため、適切に積分/微分することに注意してください。

テストジェネレータからのクリーンな信号にジッタを追加する別の回路を示します。VCOは、その個別の回路のPLLの一部である可能性があります。PLLは平均出力周波数を入力周波数と同じに保ちますが、フィードバックループのジッター周波数でのゲインが最小である限り、追加されたジッターへの影響は最小限になります。

ピークツーピークジッタの単位間隔の一部以上を生成する場合は、テストデータを保持するために、何らかの種類のエラスティックストア（FIFO）が必要になります。そもそもジッタークロックを使用してデータを生成する方が簡単かもしれません。

Kubicekらによるテストのセットアップ。可変減衰器を備えた光伝送を使用して、目的の効果を実現します。これが上記を達成する理由は私にはまったく明らかではありません

暗黙の質問は、「制御されたランダムジッターを作成するために図5で何が行われているのですか？」です。

まず、すべての光受信機が受信信号にノイズを導入することを理解してください。このノイズは、ガウスランダム電流ノイズとして非常に正確にモデル化されています。レシーバーのトランスインピーダンスアンプ（TIA）ステージは、電流ノイズを電圧ノイズに自然に変換します。フォトダイオード/ TIA出力は、光入力信号に比例したアナログ信号と、先ほど説明した追加ノイズです。

図面に隠されているのは、TIA出力からデジタルロジックレベルを取得するための制限アンプです。私はこれが描かれた回路のファンアウトバッファで起こっていると思います。ノイズの多い入力に制限アンプを適用すると、立ち上がりエッジと立ち下がりエッジが判定しきい値を超える時間に変動があるため、ノイズはジッタに変換されます。このタイミングの変動はジッターであり、入力のノイズに比例し、エッジの勾配（dV / dt）に反比例します。

光減衰量を増やすと、dV / dtは減少しますが、ノイズは減少しないため、ジッタが増加します。

VCOソリューションについて

タイミングソースのFM処理（Daveの答えが示唆するとおり）では、質問で要求したガウスランダムノイズは発生しません。エッジからエッジに相関しないランダムノイズ（ランダムジッタまたは「RJ」）は確かに、あなたが求めているものであり、Kubicekサーキットから得られるものと思われます。

これは、周波数掃引正弦波ジッター（SJ）を取得するのに適した方法です。SJは、CDRを特性評価するときに心配する必要があるもう1つの仕様です。実際、私の経験では、相関のないガウスランダムジッタに対する耐性よりも、単一周波数の正弦ジッタに対する耐性によってCDRを指定する方がはるかに一般的です。

できることの1つは、DLLで使用される遅延回路のバージョンを実装することです。これは通常、現在の飢inverterしたインバータチェーンです。レールからデバイスへの電流供給を低下させ、デバイスから電流供給を低下（上昇/下降の対称性のため）し、出力に再構成インバーター（電流枯渇なし）が必要です。

これは、ソース内の最も一般的なジッタのソースをエミュレートします（一部のレールが崩壊し、トランジスタのG_mを介して出力に変調されます）。

^{この回路のシミュレーション – CircuitLabを使用して作成された回路図}

電圧制御電流源は単純にPMOSとNMOSトランジスタですが、ボード上には他のオプションがあります。ステージの数を変更して、遅延電圧の制御を増やすことができます。

自分自身と矛盾するように、遅延段の数を偶数に保つ限り、上限電源を制御することもできます（インバーターであるため、交互に立ち上がりエッジと立ち下がりエッジが遅延します）。次に、出力に2つの再構成インバーターが必要になります。

^{この回路をシミュレートする}

ただし、エッジにノイズを注入するだけの場合は、さらに簡単な方法があります。

^{この回路をシミュレートする}