4層PCBにデカップリングコンデンサを配置する方法

デカップリングコンデンサの配置に関する技術文書を検索したところ、主なアイデアが次の図に示されています。

妥当だと思いますが、デカップリングコンデンサとMCUを同じレイヤーに配置する必要がありますか？他のデバイスを配置することは私にとって不便です。だから、最下層にデカップリングコンデンサを配置することを選択します

私のPCBは4層（signal-power-gnd-signal）であり、電源とgnd層を分割すると、上の図のMCUのピンに近い2つのビアは電源とgnd層のネットに含まれません。写真1のケースfと同じ素晴らしい性能を持っていますか？この場合、ビアのインダクタンスを考慮する必要がありますか？

これは分析するのが複雑な問題であり、多くの部分は、特定の製品の特定の頻度で、誰も修正方法を知らない問題に遭遇した場合にのみ重要です。

この答えはちょっとした側面ですが、いくつかの仮定に対処します。バイパスキャップについて話しているのは、大きな電力消費ではなく、高周波ノイズのみです。高周波ノイズは、モノリシックセラミックキャップを使用することで最もよく対処できます（ESRは、実現可能な最小インピーダンスであるため、懸念事項ではありません）。より大きな電力束には、より大きなタンタルキャップが必要です。ここで周波数性能をご覧ください：

SFR（自己共振周波数）を有利に使用できます。1GHzクロックの漏れなどの問題がある場合は、1Ghzより少し高い自己共振のバイパスキャップを追加することから始めます。0402 10pF（グラフからではなく、経験から）は1Ghzの周りでかなり自己共振します。

ただし、これはストーリーの一部にすぎません。より高い周波数ではどうなりますか？実装されたインダクタンスが役割を果たします。これは、ボードのレイヤー間でレイアウトが作用する場所です。たとえば、SMDキャップのあるボードの電源層とグランド層には、次のインダクタンスループモデルが搭載されています（赤で表示）。

FR4の2つのプレーン（power / gnd）の例では、コンデンサーの取り付けでさえ高周波で大きな違いを生むことがわかります。黒いトレースにはキャップがありません。青と赤は、異なる実装インダクタンスを示す2つの異なる実装トポロジを示しています。

反共振は、高率でより多くの問題を引き起こす可能性があります。1GHz +のノイズは気にしないと思うかもしれませんが、FCCはそうするかもしれません。デジタル500Mhz信号のエッジをきれいにしたい場合は、その方形波に多くの高調波が必要になります。たとえば、立ち上がり時間が0.5nSの100Mhzクロックには、少なくとも900Mhzの高調波が必要です。

それでは、パッケージ自体はどうですか？出力ドライバ、入力ピン、ボンディングワイヤ、グランドピン、電源ピンがあります...（fyi ecb = pcb）

完全なモデルは、このようなものになります（クロスカップリング効果を含む）。キャビティプレーンは、ダイが表示される場所です。（パッケージバイパスキャップと同等のL + Rの部品は無視してください。この質問には当てはまらないオンボードバイパスと結合されたICのビットです）。

マイクロ波プローブ、高周波ネットワークアナライザー、および特別なTDRキャリブレーションフィクスチャを使用して、電源/グランドプレーンとクロスカップリングの両方の観点からパッケージの影響を推定できます。

さらに、キャップをどこに置くかという質問があります。Howard Johnsonによる、システムのモデルの作成方法と、システムの分析と測定の方法を示す素晴らしい記事を見つけました。レイアウトの例と、各パーツを見て最適化する方法を次に示します。

残念ながら、プレゼンテーションでは、ICの特定のケースを介してビアに接続したり、ICをビアにキャップしたりすることはできません。モデルで遊んで、どのバイパスがより多くの効果をもたらすかを確認できますが、キャップ効果とパワーとグランドプレーンの結合を覚えておいてください。チップがダイとキャップの間のすべてのインダクタンスを最小化するノイズ源である場合、キャップのビアもケースFのように近く対称であると仮定すると、最良の結果が得られます。

編集：私はすべてのこの情報を要約する必要があることに気づいた。議論から、高頻度の作業には注意深い検討が必要な多くの側面があることがわかります。

• 選択したコンデンサのタイプ（パッケージサイズ、材料、および値）
• Power-Groundプレーン自体の静電容量と反共振
• コンデンサー取り付けインダクタンス（ICD / X2Yのような特別なSMD高周波キャップパッケージがあります）
• デジタル設計には、驚くべき量の高周波高調波が必要です
• ICパッケージングタイプ
• 最後にレイアウト

$L_2=L_4=0$$L_1=L_3=minimum$

$L_2=L_4\ne0$$L_1=L_3=small$

さらに、このモデルは、バイパスパスを最も効果的にして、グラウンドパスと電源パスの両方を可能な限り近づけることにより、グラウンドバウンスと電源スパイクの両方を減らすために、レイアウトを可能な限り対称にする必要がある理由を示しています。

コンデンサを配置する目的は、電源レールのACインピーダンスを下げることです。次のすべてを実行したい：

• 抵抗を最小限に抑える
• インダクタンスを最小限に抑える
• 静電容量を最大化する

トレース長が適度に短く厚いと仮定すると、インダクタンスに比べて抵抗は無視できます。静電容量を追加するのは簡単です。インダクタンスの最小化は難しい部分です。

インダクタンスの正確な計算は複雑ですが、より簡単な経験則があります。インダクタンスは、電流が流れるループで囲まれた面積に比例します。高周波では、電源レールのインダクタンス（抵抗ではなく）がより重要なインピーダンスであるため、目標は、デカップリングキャップを通るインダクタンスが他のすべてを通るインダクタンスよりも低くなるようにすることです。理想的には、マージンを大幅に増やします。これは、ICが電源レールに生成する高周波ノイズを減衰させるフィルターを本質的に作成するためです。

^{この回路のシミュレーション – CircuitLabを使用して作成された回路図}

C1を下に配置すると、ノイズ電流がビアを通過するように要求することにより、L3にインダクタンスが追加されます。一番上に置くよりも悪いですが、それで十分ですか？これは、アプリケーションと許容できるノイズの量に依存します。

提案されているレイアウトのように4つのビアを使用する場合は、4つすべてを電源プレーンに接続することをお勧めします。また、それらを接続するためのトレースも必要としないように、できる限りパッドに近づけてください。これにより、全体のインダクタンスが最小になります。ノイズ電流がコンデンサを「通過」することを心配する必要はありません。レールは非常に大きく、ループ面積が非常に大きいため、電源レール（L2）のインダクタンスによって高周波電流が強制的に流れます。代わりに、コンデンサ（L1、L3）へのインダクタンスを最小化することに焦点を合わせます。

また、L2を増やすとフィルタが改善されますが、コンデンサを電源プレーンに接続するビアを遠くに移動して（例Fのように）それを行う場合は、ループアンテナをあなたのレイアウト。これにより、EMI性能が低下し、グラウンドバウンスが低下します。ここにインピーダンスを追加する必要がある場合は、漏れの少ない抵抗またはインダクタを使用します。ただし、これが必要だとは思いません。CPUの周りのPCマザーボードのような非常に高速なレイアウトを調べてください。レイアウトに不可避で本質的なものを超えるL2またはR2は見つかりません。別のコンポーネントを追加する場合、容量を2倍にし、不要なインダクタンスを半分にする別のデカップリングコンデンサを追加してみませんか？

電荷は多くの経路を流れます。

チップが1対の電源ピン（一方が正、もう一方がGND）を介して電力のパルスを引くたびに電子が移動する経路を想像してみます。ボード全体の各コンデンサについて、電子はそのコンデンサからある経路を介して1つの電源ピンへと閉じた経路（回路）を移動し、他の電源ピンから同じコンデンサに戻ります。

その閉路の総ループ面積は、そのインダクタンスに比例します。

インピーダンスの低い経路は、自動的により多くの電荷を運びます。低インピーダンスのパスを少なくとも1つ提供する限り、充電は自動的にそれを利用します。

そのパスにグランドプレーンのような幅の広い導体が含まれている場合、そのプレーンを通る多くの可能なパスがあります。パルスの開始時に、その導体を通る特定の経路が電荷によって自動的に利用され、ループ領域とインダクタンスが最小化されます。これは良いことです。

ADCのコンデンサがADCから基板の反対側にあるPCBが1つありました。それらのコンデンサーを取り外し、ボードの同じ側のADCの電源ピンに追加されたコンデンサーをくっつけた後、大幅に少ないノイズを測定しました。私の理解では、改善はビアのインダクタンスを排除することによるものです。

上記の図のMCUのピンに近い2つのビアは、電源とGNDレイヤーのネットには含まれません。

4つのケースがあるようです。

1. コンデンサは、ボードの同じ側のIC電源ピンの両端に配置されます。ループは、1つの電源ピンのコンデンサから、もう1つの電源ピンを出て、コンデンサに戻ります。ほとんどのチップでは、これによりループ面積が最小になり、インダクタンスが最小になります。
2. コンデンサはボードの反対側にあり、コンデンサとチップの間の4つのビアは電源プレーンとGNDプレーンに接続されています。ループは、コンデンサから並列に2つのビアを通り、一方の電源ピンでもう一方の電源ピンから出て、もう一方の2つのビアを通り抜けてコンデンサに戻ります。
3. コンデンサは基板の反対側にあり、コンデンサとチップの間の2つのビアは電源プレーンとGNDプレーンに接続されています。ループは、コンデンサから、1つの電源ピンの1つのビアを通り、もう1つの電源ピンを出て、他のビアを通り、コンデンサに戻ります。
4. コンデンサはボードの反対側にあり、コンデンサとチップの間の2つのビアは電源プレーンとGNDプレーンから慎重に分離されています。他の2つのビアは、コンデンサを電源プレーンとGNDプレーンに接続します。電源またはGNDプレーンに接続しないようにビアを分離すると、総ネットインピーダンスが増加するだけで、グラウンドバウンスが悪化します。これを行う理由はわかりません。

（2）および（4）は、ビアをまったく同じ場所に配置し、まったく同じスペースを占有します。

一部の高速デジタルデバイスと一部の高精度アナログデバイスでは、（1）を使用する必要があります。他のオプションはまったく機能しません。このようなデバイスは通常、データシートでこれを具体的に言及します。

一部のデバイスは、オプション（2）または（3）で適切に動作します。グラウンドバウンスとEMI / RFI / EMCが劣っていますが、結果がFCCの制限を十分下回っており、適切に機能している場合は、ルーティングを簡素化するために価値があります。

編集：

ステバン・ドブラセビッチ。 「 図2 MPC55x両面コンポーネント配置アプリケーション」の「Freescale Semiconductor AN2127 / D：MPC500ベースの自動車用パワートレインシステムのEMCガイドライン」では、ケース2を推奨しています。複数のビアを使用してそれぞれ正およびGNDプレーンに直接接続されたコンデンサ。

デカップリングは、エンジニアリングで最も理解されていないトピックの1つです。

「PCBのノイズを回避する」に は、PCBのノイズを回避するためのヒントがあります。特に、 ヘンリー・W・オットによる「混合信号基板の分割とレイアウト」は、「ノイズ電流」がどこにあるかを正確に示し、グランドを慎重に分離することが時々物事を改善する理由を説明し、実際の問題を修正する方法（および接続する方法）すべてのグラウンドをまとめて1つの固体グラウンドプレーンにする）が最適です。ビア（またはGNDプレーンの他の部分）をGNDプレーンから慎重に分離すると、逆効果になります。

（a）その経路は最小インダクタンスの経路であり、そのビアをGNDから慎重に分離するかどうかは関係ありません-それらのほとんどは、GNDへの接続の有無にかかわらず同じ経路を移動します。または（b）ループ面積が小さい他の経路があるため、インダクタンスが小さくなります。その場合、ビアをGNDから慎重に分離すると、インダクタンスが悪化（大きく）し、EMC / EMI / RFIが悪化します。

デカップリングコンデンサの配置、いくつかのこと：

1. ICの電源ピンにできるだけ物理的に近い位置になければなりません。
2. デキャップをPWRおよびGNDビアに接続するトレースは、できるだけ太くて短くする必要があります。
3. 次は、TOPに配置するかBOTTOMに配置するかです。答えは、デキャップを簡単に電力をICに供給できるように、電源プレーンの近くに配置する必要があるということです。例：TOPのレイヤー2が電源プレーンの場合、ICをTOPレイヤーに配置し、レイヤー3の電源プレーンがTOPの場合、ICを一番下のレイヤーに配置します。このポイントは、ループ領域が同じままであるため、非対称PCBスタックアップにのみ有効です。対称スタックアップ用。
4. デキャップは、電荷を保存するためのタンクとしても機能するため、タンタルSMDのようなESR（実効直列抵抗）値が小さいコンデンサは、スルーホールのコンデンサよりも優れた性能を発揮します。