アンプはボードのねじれを測定します（残念ながら！）

まあ、これは非常に難しいですが、かなり単純です。回路に影響を与えるボードツイストの経験はありますか？

ロードセルを測定することになっているボード設計があります。最終的に、アンプのICまでのシステム精度の障害を追跡しました。ボードをねじると、アンプICの出力が変化します。

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追加されたRM：

回路：

データシートはこちら

データシートp15によると、ゲインは100,000 / R7 =〜454.5です。

ボードを4つの角からねじると、+ 80mVになります。私は車のキーで車のロックを解除するために使用するひねりの量を使用しています。逆方向にねじると、-80mVになります。ねじれの量は、出力電圧の変動に比例します。

あるいは、たとえば、ICの上部に典型的な筆圧をかけると、+ 20mVになります。これは、ピン1の近くのICの最も敏感なコーナーです。

アンプ回路を分離するために、入力を短絡し、他の回路を回路から切り離しました。そのため、ダイアグラムに表示されているのはテスト対象のものです。

立ち往生しています。これを引き起こす物理原理は何ですか？どうすれば防ぐことができますか？

ノート：

1. これはシステム障害であり、シングルボードの障害ではありません。すべてのボードで発生します。
2. ピンを再はんだ付けしてみました。それは問題ではありません。
3. ゲイン抵抗R7ではありません。ひねりを個別にテストするために、長いリード線にそれを配置しました。それをねじっても違いはありません。
4. 抵抗R7は220オームで、456のアンプゲインに相当します。
5. 電源レールAVddは、3.29Vで安定して測定されます。
6. ICは業界標準のAD623ARM（uSOICパッケージ）
7. 実際にそれを見る必要がある人のために、ここにボードがあります-答えよりも赤いニシンを増やすことを恐れていますが：

高精度の回路では、このような既知の影響を考慮する必要があります。温度勾配は、悪影響、応力を横切る方向または応力に沿ったコンポーネントの方向、温度勾配なども持つことがあります。

もちろん、パッケージの内容を魔法のように知ることはできないので、推測する必要があります。しかし、経験に基づいた推測では、ダイは共晶接合またはパッケージキャビティの底部に非常に堅く接着されています。小型のSOICパッケージは非常に非準拠（つまり剛性）であるため、応力はパッケージのダイキャビティフロアに直接変換され、ダイを介してSi基板に接続されます。ストレスは、電子/ホールの移動度に影響を与えることでSiの性能に悪影響を及ぼし、Siには既知のピエゾ抵抗があります（格子変化の同様の効果により）。

実際、Intelは、局所的なストレスを使用して、一部のプロセスノードでのPMOSトランジスタのパフォーマンスを向上させています。精密な回路をインシリコでレイアウトする場合、トランジスタが悪影響を受けないように、Siの敏感なアンプの上に金属層がないことが推奨されます。（ただし、これは一致する問題です）。

仮説をテストするには：アンプのはんだ付けを解除してから、PTHの短いスタブ（抵抗が動作する）リードを取り付けてパッケージをPCBから持ち上げ、ストレスがパッケージに変換されないようにすることをお勧めします。一度これをいじって、再起動します。変更が表示されるため、検証が表示されます。新しい「脚」を準拠メンバーとして使用します。本当に夢中になりたい場合は、はんだブレードを使用してください。

ソリューション？リードが準拠しているため、同じ部品のDIPバージョンでは問題が少なくなります。その場合、熱を逃がすためにパッケージの下に準拠した熱化合物を使用することが使用される場合があります。

また、ボード設計を要因として考慮する必要があります。おそらく、既存の設計で補強材をテストとして実行すると、問題の解消/調査に役立ちます。ただ見るために、FR4の硬い部分（端部）をエポキシ樹脂で接着します。

オペアンプのゲインはかなり大きくなります。表示される80mVは、入力の約100uVに相当します！入力に0.1 mVを追加することで、観測が説明されます。間違った場所でボードに触れるだけでも、これを行う可能性があります。

簡単な答えは「ボードをひねらないで」です。これが問題にならないように、おそらく1つのコーナーでマウントします。

私は興味がある。静的な問題、または動的な問題が発生していますか？ボードの取り付けは静的なものであり、時間の経過とともに変化することはありません。ボードをねじったときに表示される入力オフセット（もしそうであれば）は、このゲインでのAD623の仕様の範囲内です。ここで出力のSTATIC 80mVに問題がある場合は、間違ったチップを指定しています。もちろん、このIC では入力オフセットを変更するための機械的介入を期待しているというわけではなく、単にこのサイズの静的オフセットが期待されているというだけです。

他の回答のいくつかにはいくつかの良い提案がありますが、ここにもう1つあります。物理的ストレスが回路の性能を変えていると聞いたとき、私はすぐにボード上のコンデンサを疑います。コンデンサはストレスに敏感であることが知られており、ストレスや振動により、このような精密な回路に信号を容易に誘導できます。

ただし、描かれている回路には、これを実行できるはずの場所にコンデンサが含まれていません。

それはあなたの回路に描かれていないいくつかのコンデンサがあると思うようにします。

思い浮かぶのは、アンプの入力（ピン2と3）と近くの電源またはグランドプレーンとの間の寄生です。このような精密回路の高インピーダンスノードの下にある電源プレーンとグランドプレーンに開口部を配置するのが一般的な方法です。AD623の場合、入力には約2ギガオームの等価入力抵抗があり、これらのピンに（差動で）誘導される信号にも高ゲインを適用しています。

AD623の入力ピン（およびそれらに接続されている銅）の下から電源/グランドを切り離さなかった場合、ボードストレスにより寄生容量の値が変化し、電荷が動き回ってしまいます。あなたが見ているオフセット信号の種類。

入力ピンを一緒に短絡してテストしていることを考えると、この仮説は多少正しい可能性は低いですが、他の問題が解決しない場合は確認します。

わかりました、要約させてください。「歪みゲージ効果」またはモビリティに対するシリコンストレスの影響に関する答えは正しいようです。入力に対するストレスの影響は、アンプのゲインで乗算されます。

ボードからパッケージを完全に取り外し、ボードからリード線をパンバードに配線することにより、ボードなしでパッケージをテストしました。チップへのストレスだけでも同じ効果があります。

私のさらなるテストは、私が使用しているuSOICパッケージがDIPパッケージよりも約10倍悪い（ストレスに敏感である）ことを示しています。これは、uSOICパーツに対するデータシートの指定された分散と一致しています。標準のSOICネクストボードスピンを使用できると思います。

私の友人の何人かは、参照用に含める次の2つの答えを提供しました。

[Greg Bauer]：これは、アンプのフロントエンドのシリコンで同等の圧力ゲージまたは歪みゲージの反応を引き起こすICの変形によるものかと思います（疑う余地はありませんが）。アンプは独自の差動入力を備えているため、その入力のアンバランスが入力オフセット電圧の変動を引き起こし、それが増幅されて（開ループゲインによって）出力されます。

これについてもう少し考えなければならないかもしれません。

昔、半導体が岩で恐竜が支配していた頃、2N3055のシリコン片またはLM301オペアンプのいずれかに圧力をかけると、いくつかの興味深い効果が得られることがわかっていました。実際、音波は古い学校の金属缶LM301蓋を外すと、非常に非常に非常に貧弱なマイクのように拾われます（〜1976年にこれらのオペアンプで遊んでいました）。

[Gary Anderson]：アンプをひずみゲージとして操作しているようですね。ボードをねじると、アンプのダイもねじれ、アンプ内の抵抗がわずかに変化します。80mVの振幅は、このデバイスの仕様の範囲内です。（200µVの入力オフセット電圧と454 = 90mVの積。）

その用途でボードの曲げに問題がありますか？その場合、ボードのスロットを配線して、敏感な部品のストレスを軽減する必要があります。ボードを曲げないことをお勧めします。

回路図で構成されたAD623を使用した賢明なテストは期待できません。入力が短絡している場合でも、それぞれの入力バイアス電流をグランドに「解放」する機能が必要です。

この領域で実際の動作回路に問題があると言っているわけではありません-テストのセットアップだけです。ただし、「適切な」回路にこれらのバイアス電流を除去できるコンポーネントがない場合、この種の問題が発生します。