特定のMOSFETのゲートのプルダウン抵抗を計算する

私は多くの同様の質問を検索して読みましたが、MOSFETのフローティングゲートのプルダウン抵抗の正しい値を計算する方法についての具体的な答えは見つかりませんでした。誰もが1K、10K、または100Kの「動作するはず」で質問を避けているようです。

NチャネルIRF510があり、ゲートを9Vから実行して24Vの$V_{DS}$を500mAで切り替える場合、ゲートのプルダウン抵抗にどの値を使用し、その値をどのように計算しましたか？

パワーMOSFET の許容可能なゲート終端抵抗境界を決定する定量的な方法を次に示し$R_g$ます。

これは、レイジーレイジーレイジー（$L^3$）アプローチになります。そう：

• 非常に単純なFETモデルで、、C gs、およびR gのみが含まれています。 $C_{\text{gd}}$$C_{\text{gs}}$$R_g$
• FETコンデンサは線形のみと見なされます。
• FETゲートは、介してソースにプルダウンされています。$R_g$
• 強制電圧は、線形ランプよりも複雑ではありません。 $V_{\text{ds}}$

（）アプローチの目的は、可能な限りシンプルでありながら意味のあるモデルを使用することにより、最小限の労力で最大限の洞察/有用性を得ることにあります。 $L^3$

モデルは、抵抗プルダウンを備えたシンプルな容量分割器です。 は周波数領域で解かれ、次に時間領域で逆ラプラス変換されました。 $V_{\text{gs}}$

このモデルを使用して、3つの動作条件が分析されます。

1. $R_g$$\infty$
2. $R_g$$V_{\text{ds}}$$V_{\text{ds}}$
3. $R_g$

$R_g$$\infty$

$R_g$$\infty$

$V_{\text{gs}}$$\frac{C_{\text{gd}} V_{\text{ds}}}{C_{\text{gd}}+C_{\text{gs}}}$

$V_{\text{gs}}$$V_{\text{ds}}$$C_{\text{gd}}$$C_{\text{gs}}$

$V_{\text{ds-max}}$
$C_{\text{gd}}$$C_{\text{rss}}$
$C_{\text{gs}}$$C_{\text{ciss}}$$C_{\text{gd}}$
$V_{\text{gth-min}}$

$V_{\text{gs}}$

$R_g$

$R_g$

$V_{\text{gs}}$$C_{\text{gd}} V_{\text{dsSlp}} R_g \left(1-e^{-\frac{t}{R_g \left(C_{\text{gd}}+C_{\text{gs}}\right)}}\right)$

$V_{\text{dsSlp}}$$V_{\text{ds}}$$R_g$$V_{\text{gs}}$

$V_{\text{ds}}$$R_g$

なぜこれを見て時間を無駄にするのでしょうか？それがすべてである場合、私たちはすべてちょうど寝返り、眠りに戻り、幸せになることができます。しかし、さらに多くのことがあるので、次にその少しを見てみましょう。

$R_g$

$V_{\text{ds}}$$V_{\text{ds}}$

$V_{\text{gs}}$$\text{(20pF) }\text{(25V/50nsec) }\text{Rg} \left(1-e^{-\frac{\text{50 nsec}}{\text{(20pF + 115pF)} \text{ Rg}}}\right)$

$R_g$$V_{\text{gs}}$$R_g$

$R_g$$V_{\text{ds}}$$V_{\text{ds}}$$V_{\text{ds}}$

$V_{\text{ds}}$

最小値を見つける$R_g$

$R_g$

$C_{\text{gs}}$$C_{\text{gd}}$$V_{\text{ds}}$

直列LC共振回路の場合：

$\frac {Z_o} {R}$$Z_o$$\sqrt {\frac {L} {C}}$

$C_{\text{gs}}$$Z_o$$R_g$$Z_o$$R_g$$Z_o$

心に留めておくべきこと

• $R_g$
• $R_g$$R_g$$R_{g-\max }$$R_g$$R_{g-\min }$
• すべてのFETはdV / dt効果、特に古い技術部品を示します。

これは、MOSFETのゲート回路抵抗について最低限必要な知識であると考えてください。

1kΩ、10kΩ、または100kΩで動作するはずです。

プルダウンの目的とその重要性について考えてください。通常の操作中、ゲートは一般に両方向にアクティブに駆動されます。その場合、プルダウン抵抗は何の役にも立ちませんし、最良のものは邪魔になりません。

通常、プルダウンの目的は、アクティブなゲート駆動回路が高インピーダンスの間、起動中にFETをオフに保つことです。これは、たとえば、ゲートがマイクロコントローラピンから直接駆動されている場合に発生する可能性があります。マイクロのクロックが実行を開始するまでに数十ミリ秒かかることがあり、ピンを既知の出力状態にする命令の実行に移ります。たとえば、一部のインダクタが飽和するのを防ぐために、FETを一度に数µsだけオンにする必要がある場合、これは悪いことです。そのような場合、FETがウェイクアップすると過剰な電流が発生するだけでなく、その過剰な電流が実際に電源が完全に立ち上がるのを防ぎ、本質的にクローバーモードで回路を無期限にラッチします。

それでは、プルダウンの値を決定するための基準は何ですか？一方では、ゲートが時間内に放電されるように抵抗を十分に低くする必要があり、スタートアップトランジェントからの容量性結合にもかかわらず、低状態に保持することができます。FETのゲートは非常に高い抵抗を持ち、ほとんどが容量性に見えます。大きな抵抗であっても、最終的にゲート容量を放電する可能性があります。制限要因は、デバイスをオフにしてから再びオンにする速度です。通常、これは問題ではありません。起動時の過渡現象にもかかわらずゲートを低く保つことは、これらの過渡現象がどこから来てゲートノードに結合するかを知ることがほとんど不可能であるため、判断がはるかに困難です。これがあなたがそのような範囲を見る理由です。誰も本当に何が必要かを知らないので、彼らは実験してディレーティングします。いい数字を選んでください。ナイスに対する人々の考え方はさまざまです。

反対に、プルダウンを使用しないと、ゲートを高速で駆動するか、まったく駆動しないような大きな電流が流れないようにする必要があります。スイッチング中に1 AをソースできるFETドライバを使用している場合、1kΩプルダウンからの余分な10 mAはほとんど無関係です。一方、ゲートがマイクロピンからまっすぐに駆動されている場合、1kΩプルダウンの余分な5 mAが大きな不便になる可能性があります。その場合、10kΩの方が良いでしょう。それよりも高くする必要はめったにありませんが、FETが長時間オンになる一部の低電力回路では、100kΩが必要になる場合があります。

先ほど言ったように、1kΩ、10kΩ、または100kΩで動作するはずです。