VDD + 0.3V入力制限はICチップのどこから来ますか？

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入力電圧が-0.3V〜6.0V（ref、pdf page 4）などのかなり広い（絶対最大）範囲に及ぶことを指定し、「任意のピンの入力電圧」を持つように指定するさまざまな集積回路があります。入力電圧に依存する制約、たとえば-0.3V〜VDD + 0.3V。

つまり、チップは、入力電圧を0.3V以上超える電圧に対してI / O耐性を持たず、入力電圧が許容する絶対最大仕様内にあり、何らかの外部レベルを強制的に適用しますこれらの入力へのシフト回路。

それでは、集積回路I / Oピンの仕様におけるこの種の制限の実際的な理由は何ですか？

integrated-circuit input maximum-ratings

— ヴィカット
ソース

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入力保護ダイオードが標準のPN接合であり、アノード領域とカソード領域への多くの接点を持つ「大面積」がある場合、0.7vで10mA、0.64vで1mA、0.58vで0.1mA、0.01を計画することをお勧めします。 0.52vでmA、0.46vで0.001ma（1uA）、0.40vで0.1uA、0.34ボルトで0.001uA ONE NANO_AMPは十分に低く、エラーを引き起こしませんか？{ 注意; これらの数値は、現在の10：1で簡単にオフにできます}

— analogsystemsrf

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「絶対最大」定格はまさにそれです-それらの定格の近くで部品を動作させたくないのです。通常、「絶対最大」定格の表の下には、「これらの定格以上の動作は部品に損傷を与える可能性があります」などの注意書きがあります。初心者はしばしばそのメモを読むことができません。

— ピーターベネット

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「そして、それらの入力に何らかの外部レベルシフト回路を適用することを強制します」。これは、外部機器とインターフェイスすることを示唆する傾向があります。その時点で、マイクロを保護するインターフェイス回路をデザインの一部にする必要があります。逆に、ボード上の別のチップと話をするためにレベルシフトしている場合は、おそらく使用する間違ったチップを選択しているでしょう。

— グラハム

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ほとんどの場合、入力ピンとチップ上のVDDネットの間にESD保護ダイオードが接続されており、通常は逆バイアスになっています（構成を示す概略図はPeter Smithの回答に記載されています）。これは、正のESDイベントが発生すると、電流が低インピーダンスのVDDネットに流れ込み、入力ピンに接続された1つの不良なCMOSゲートにすべてダンプされる場合よりも損傷が少ないという考え方です。

制限はVDD + 0.3 Vであるため、デバイスではダイオードはPN接合ではなくショットキータイプである可能性があります。PN接合では、通常、VDD + 0.6 V程度の制限があります。

VDDより高い（0.3または0.4 V以上）入力電圧をこのデバイスに印加する場合、このダイオードに順方向バイアスをかけ、ソースから高電流を引き出します。これはソースに損傷を与えるか、ソースが十分な電流を供給できる場合、損傷点までチップを加熱します。

これらの条件下で抵抗を使用して入力ピンへの電流を制限すると、回路が正常に動作することがわかります。または、特にチップが非常に低電力のものである場合、チップ全体（およびおそらく同じVDDに接続されている他のもの）が入力ピンを介してパワーアップされ、意図しない動作につながることがあります。

— フォトン
ソース

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これがおそらく最良の答えだと思いますが、電流制限抵抗が持続状態で故障するESD保護ダイオードを緩和する可能性を提供することを推奨していることを感謝しています。@PeterSmithが提供したものと同様の代表的な回路図から恩恵を受けるでしょう。

— vicatcu

@vicatcu、私はあなたの懸念に対処するために編集しました。

— のフォトン

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これは、入力保護ダイオードによるものです。

典型的な入力は次のようになります（CMOSインバーターを示します）。

回路図

^{この回路のシミュレーション – CircuitLabを使用して作成された回路図}

新しい部品のダイオードはショットキーデバイスです。これらのダイオードは、短い低エネルギーの過渡事象用であり、多くの電流（一般に数mA）を処理できません。

— ピーター・スミス
ソース

それらは短い、低エネルギーの過渡事象のためのものですが、それは「賢い」回路設計者がそれらを通常のダイオードとして活用することを妨げません。たとえば、大きな値の抵抗を追加し、保護ダイオードに余分な電圧を処理させるだけで、12V信号を3.3Vデバイスに接続します。

— hjf

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0.3Vの降下は、チップのピンを保護するために使用されるショットキークランプダイオードによるものです。これらのダイオードは通常、各ピンと2つの電源レール間を接続します。0.3Vを超える順方向バイアスがかかると、任意の大きな電流が流れる可能性があります。

ダイオードは、ESDによって生成される過渡電流を吸収するように設計されています。ESDは、扱うことができる限られた量のエネルギーを表し、敏感なMOSFETゲートを過電圧から保護します。しかし、低インピーダンスのソースでドライブすると、処理できないほど多くのエネルギーがすぐにダンプされます。

— デイブツイード
ソース

以下のような「任意の大きな電流が」音かもしれないチップにかなり有害です。その場合、それらはどのように保護を提供していると言うことができますか？GNDからVDDの範囲の0.3Vの非常に限られた帯域でのみ？また、経験の浅い読者にとっては、チップの周辺でピンが論理的にどのように見えるかを示す代表的な回路図を含めることで、答えが改善される可能性があります。

— vicatcu

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@vicatcu「任意の大電流」とは、（たとえば）3.3Vの受電装置の入力を5Vまたは12Vの電源または他の低インピーダンスのソースに接続する場合です。ダイオードは、接続されている可能性のある任意の入力信号から保護するためではなく、エネルギー制限されたESD過渡から保護するためのものです。

— テクノフィル

右側の、私はそれを掘ることができる

— vicatcu

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実際には、ショットキークランプダイオードとVDD + 0.3Vの両方が同じ根本原因に対して存在し、それがSCRラッチアップです。すべてのCMOS ICの設計では、実際にBJTトランジスタのペアが本質的に作成されます。これは、p型およびn型のシリコン基板がレイアウトされていることに起因しています。VLSI Universeからのこの写真は、それをよく示しています。

https://1.bp.blogspot.com/-yUiobLvxMrg/UTvnjjzaXZI/AAAAAAAAABc/lRFG5-yqD3E/s1600/latchup.JPG

2つの固有のBJTトランジスタ、Q2、NPN、およびQ1、PNPを取得します。これらは1つのNウェルと1つのPウェルを共有しますが、この特定の配置は、シリコン制御整流器（SCR）と呼ばれるものを形成することに注意してください。これはとにかく望ましいことではありませんが、この主張の不幸な副作用です。特定のルールに従えば問題ありません。

典型的なSCRには、アノード、カソード、ゲートの3つの端子があります。一般に、カソードに対してアノードの正電圧で制御する必要のあるデバイスでは、順方向バイアスがかけられますが、SCRは、ゲートがアクティブでない限り、電流をブロックします。ゲートをアクティブにするには、この設計ではアノード電圧となるしきい値を超えて上昇する必要があります。ラッチがアクティブになると、ゲートがドロップしてもオンのままになります。アノード電圧がほぼゼロ電流に低下するまで点灯し続けます。CMOS ICの場合、カソードはチップのGNDに似ており、アノードはVDDレール、ゲートはI / Oピンです。これが重要です。I/ OピンがVDDを大きく超えると、ラッチが有効になり、VDDとGNDの間に短絡が発生して非常に大量の電流が発生し、その電流によってラッチがICを焼き付け続けます。

これを小さな過渡スパイクから保護するため、I / OラインにShottkyダイオードを追加して、入力をセーフゾーン内のGND-0.3VおよびVDD + 0.3Vにクランプします。これらのダイオードは少量の電流しか使用できず、より堅牢な設計には外部クランプが必要になる場合があります。

詳細については、EEVblogでこれに関する素晴らしいチュートリアルを行いました。EEVblog＃16-CMOS SCRラッチアップチュートリアル

— ペンギン359
ソース

また、各ペアの入力にPNPトランジスタがあり、ベースがVDDに接続されているかのように動作する部品（74HCxxと思います）に遭遇しました。一方の入力が弱くプルダウンされ、もう一方の入力がVDDから約100uAプルアップされました。チップに損傷を与えるほど小さい電流は問題ではありませんでしたが、その100uAの大部分は隣接する入力に流れ出しました。

— supercat

おもしろいかもしれませんが、これが本当に答えです

— ...-vicatcu