このデュアルPNP / NPNセットのポイントを誰かが説明できますか？

私は自分が電子設計でかなり経験を積んでいると思いたいのですが、この回路図のレビューを請け負われたとき、私は少し困惑しています。これは基本的に、ブースト電源の出力ステージです。

赤い線で描いたのは、電力が実際に流れる場所を象徴しています。左上のMOSFET Q2は理にかなっています（ただし、Q3にはベース抵抗がありません。これは最初に指摘した間違いです。マイクロから直接3.3Vで0.7Vのベースエミッタダイオードに接続してください！）。これは単なるP-FETパワースイッチです。

奇妙なのは、この後です-Q4 / Q5ペア。Q4は、スイッチとして機能する別のPドープトランジスタですが、Q5のベースを駆動するネットとQ5を駆動するものは何ですか？Q4の出力！あなたが私に尋ねるなら、それはパラドックスです。私には2つの主な懸念があります。

1. 最初は、これの実際のポイントは何ですか？私が考えることができる唯一のことは、出力+ VoutがGNDに短絡されている場合、Q4（したがってQ5）が「デフ​​ォルト」でオンになると仮定すると、これによりQ5がオフになり、Q4がオフになり、出力電圧が直接短絡から切断されます。上記のGNDに。これが目的である場合は十分に公正です-そうでない場合は、私を修正してください？
2. 2つ目は、私の前提を取り除くことです。これは、そもそもオンになりますか？Q4がディプリーションモードのP-MOSFETの場合、デフォルトで「オン」になるので「はい」と答え、12Vを「初期」状態で通過させ、出力+ VoutがGNDに短絡するまでQ5をオンにします。この場合、しかし、これは単純な古いPNP BJTであり、私が狂っていない限り、デフォルトで「オフ」になっています。したがって、これはオンになりません。

ありがとう。短絡過電流を防止するための便利な小さなツールのように見えるので、人々からの洞察は素晴らしいでしょう（最近では、この種の保護は多くのチップに内蔵されています）。しかし、それはしていないようにそれは私には見えますかなり正しく実行されて、そしてそれが少なくとも定義された初期状態を持っているので、代わりにそこに枯渇モードMOSFETである必要があります。

行動：

回路はラッチです。

C5の両端の開始電圧が0VでQ2がオンであると仮定すると、Q5のVbeは0Vであり、回路の他の一部（図示せず）が+ Voutネットの電圧を引き上げない限り、Q5をオンにしてからQ4をオンにします。

そこから、私は2つの可能な答えを見ます：

• これは、どこか他の場所からの出力をアクティブ化する奇妙な方法です。

• これは悪いデザインです

私（およびすべてのコメンター）は、Q3のベース抵抗の不足やグローバルフィルターのようないくつかの他の要素によって確認される2番目の理論を支持します。

結論として、回路図の残りの部分で、ブーストラップ+ Voutが発生する可能性のあるもの、または属していないコピー貼り付け回路の例を確認します。