プロセッサーは異なるテクノロジーを使用して設計されていますか？

プロセッサーは異なるテクノロジーを使用して設計できますか？つまり、たとえばIntelの28nmプロセッサーでは、28nmテクノロジーで構築されたそのプロセッサーのすべてのゲートであるか、28nmで構築されたそのプロセッサーの最も重要な部分のみであり、他のはるかに重要度の低い部分が設計されていますたとえば65nm以上など、他のはるかに安価な技術では？

はい（プロセッサーはテクノロジーの混合）の場合、これを実際にどのように実行できますか（つまり、同じダイ上の異なるテクノロジー）。そして、なぜこれが行われるのですか？

これらすべてに興味があるので、これらの質問に関連する追加情報も歓迎します

「テクノロジー」は、あなたが求めていることに対して実際には適切な用語ではありません。チップの技術は、それを製造するために必要な特定の処理ステップによって決定され、とりわけ、これはチップ上のさまざまなアイテムの最小フィーチャサイズを決定します。特定のテクノロジーに一般的に関連付けられている数（28 nmなど）は、特にトランジスタのゲートを形成するマスク上に描画できる線の幅によって決まる最小ゲート長を指します。

確かに、特定のチップ上のすべてのトランジスタが最小ゲート長を必要とするわけではなく、多くは最小ゲート幅よりも大きい必要があります（より大きな電流処理能力のために）。 。

プロセッサ全体が同じテクノロジーで構築されています。これは、ウエハー上の各ダイに投影するためのマスクと光学系によって決定されます（「ステッピング」と呼ばれるプロセス）。フィーチャーサイズが小さいほど、より多くのコンポーネントをダイに実装できるようになり、消費電力が低くなり、速度が向上します。それはマスクに小さな運命を費やして（彼らは小さな運命を要します）無駄であり、その可能性を利用しません。

明確にするために：はい、同じ28 nmのは、完全な金型表面のための1つのステップに使用されますが、ありません、ではないすべてのコンポーネントが同じサイズになります。ダイの一部では、28 nmマスクが65 nmマスクと交換されないだけです。

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実際に、28 nmの小さいサイズを必要としない大きな領域がダイ上にあります。典型的なのは、フリップチップのはんだボールパッドです。

スケールに注意してください。これらのパッドは、ダイ上の最も微細な構造の1000倍です。ここでは、あまり細かくないマスクを使用できますが、ここでも、プロセスステップで28 nmも必要な場合は、両方に同じマスクを使用します。パッドが非常に大きいため、正確に配置する必要がなく、マスクを切り替える必要がない場合でも、エラーが発生しにくくなります。

現代のどのプロセスでも、複数のGOX（Gate Oxide）厚さを持つことは非常に一般的です。これはコスト上の理由からではなく、外界とのインターフェースのために使用されます。コアは最低電圧で、より薄いGOXで動作しますが、非常に高速です。厚いゲート酸化膜トランジスタはパッケージピンに接続され、低速ですがより高い電圧で動作します。

GOXの厚さをスケーリングすると、トランジスタの物理的なサイズも増加する必要があります。

このデュアルGOXフローに対応するために追加の手順を追加すると、実際にはプロセスのコストが増加します。しかし、それは他の方法で機能することはできません。

異なるテクノロジーを使用する理由は、静的電力（基本的にトランジスタのリーク電流）を減らすためです。90nmプロセスで、静的電力は比較を開始し、最終的に動的電力を覆い隠します。そしてそれがどのように実装されるか、まあシリコン製造プロセスにはマスクとエッチングが含まれます。28nmのプロセスを実行できる場合、28 nmを使用して65 nmプロセスを実行できると仮定すると、マスク上の大きなトランジスタになります

テクノロジノードは、フィーチャサイズ（MOSトランジスタチャネルの全長、ドレインとソース）に関連付けることができます。ICが28 nmの場合、チャンネルの長さが28であることを意味します。すべてのチャンネルの長さが同じではありませんが、同時に65 nmになるわけではありません。