TTL信号の遅延

入力信号を特定の時間（約1秒、調整可能）だけ遅延させる回路を設計する必要があります。遅延は、受動部品（抵抗またはコンデンサ）を使用して設定する必要があります。入力信号は基本的に、特定の時間にハイになり、しばらくハイに留まり（100msが適切な値であるはずです）、その後ローに戻るTTLレベルです。

ファームウェアの認証プロセスが高すぎるため、マイクロまたはその他のプログラム可能なデバイスを使用できません。

SchmidtトリガーコンパレーターへのRCネットワークフィードを使用する実用的なソリューションを実現しました（RC電圧レベルに対する入力に固定電圧リファレンスが配置されています）。次の2つの理由により、この解決策には満足できません。

1. 必要な遅延は、かなり不正確な大きな上限を意味します。
2. 入力信号の高レベルは、少なくとも「遅延」と同じくらい続く必要があります。

全体的な要件：

• 遅延時間1秒+/- 500 ms精度+/- 10％
• 遅延したイベントは妥当な時間続く必要があります少なくとも100ms（そして200ms未満）としましょう

アナログ・デバイセズ/リニアテクノロジーLT6993-1は（下記回路を参照）〜3％の精度で33秒の遅延を最大と抵抗プログラマブルクロック周波数と抵抗プログラマブルデバイダ値と極性を有し、ポジティブエッジトリガパルス発生器です。

内部A / Dコンバーターは、DIV入力電圧を8ビット分周器セレクターと1ビット極性セレクターに変換します。クロック周波数と分周値が出力パルス幅を決定します。大きな分周器設定により、適度なサイズの抵抗で長い遅延を生成できます。

下の回路（データシートから）は、2つのチップを使用して、入力パルスの立ち上がりエッジに応答して遅延パルスを生成する方法を示しています。抵抗値は、必要な遅延に一致するように調整する必要があります。推奨されるDIV抵抗値を回路の下の表に示します。

カスタムシリコンソリューションはCSS555Cを作成します。CSS555Cは、555タイマーとワイドカウンターとの結婚です。複数のタイマーサイクルをカウントして、適度なサイズの抵抗を使用して、本当に長い遅延を生成できます。遅延を調整するための調整可能な内部コンデンサーを備えているため、外部コンデンサーも必要ありません。

以下の回路は、マルチサイクル単安定モードを示しています。チップが2つ必要です。最初のチップは1秒の遅延を生成し、2番目のチップは遅延の最後にトリガーされて100ミリ秒のパルスを生成します。

「CSS55C価格」をググれば、部品を購入できるソースを見つけることができます。

Texas Instruments 74LS123アプリケーションノートの 14ページには、 '123の両方の半分を使用したデジタル遅延回路の例があります。Rextの値を変えることにより、遅延と出力パルス幅の両方を調整できます。出力パルスをランダムに終了する必要がない場合は、「B」入力とクリア入力をハイに接続できます。

SchmidtトリガーコンパレーターへのRCネットワークフィードを使用する実用的なソリューションを実現しました（RC電圧レベルに対する入力に固定電圧リファレンスが配置されています）。

これは確かに、デジタル回路に遅延を実装する非常に標準的な方法です。

次の2つの理由により、この解決策には満足できません。

• 必要な遅延は、かなり不正確な大きな上限を意味します。

では、より大きなRを使用してください。遅延はRとCの積で定義されるため、一方を他方と交換できます。また、大きな値の抵抗は、大きな値のコンデンサよりも正確に取得するのが簡単です。

• 入力信号の高レベルは、少なくとも「遅延」と同じくらい続く必要があります。

したがって、多分、既製のシュミットトリガーを、事前定義されたヒステリシス境界で置き換え、高い「オフからオン」のしきい値と低い「オンからオフ」のしきい値を持つトリガーに置き換えます。

別の2チップソリューション。このアプローチの利点は、測定と調整が可能な連続クロックであり、ワンショットイベントのタイミングよりもおそらく簡単です。

入力パルスは、カウンターからリセットを削除するNANDラッチを設定し、カウントを可能にします。8クロックパルスの後、出力はハイになります。次のクロックパルスは、カウンターをリセット状態に保つNANDラッチをリセットし、カウンターを無効にします。

他の2つのゲートはRC発振器を形成します。示されている値は、1秒の遅延と125msのパルス幅で約8 Hzになるはずです。

74HC4538は、私がよく使ってきたものです。その範囲の最後で1秒が経過します。2つの個別のユニットがあるため、これは1つのパッケージの取引です。1つ目は遅延を提供し、その出力は2つ目を駆動し、最終的なパルス幅を生成します。

より明確にするために、おそらく、最初のものはポジティブエッジトリガーユニットとして構成され、そのQ出力はネガティブエッジ検出用に構成された2番目のワンショットを駆動します。最初の周期は1秒であり、2番目のユニットには必要なパルス幅があります（当然のことながら、当然、おそらく1秒未満で十分です）。

また、TTLとCMOSのインターフェースについて心配している場合は、心配しないでください。CMOSがTTL出力の唯一の負荷であると仮定すると、1kのプルアップ抵抗を+5に追加すると、大騒ぎせずにトリックを実行できます。